[发明专利]高K/ZnO/低In组分InGaAs的MOS电容及制备方法

说明书

本发明公开了一种高K/ZnO/低In组分InGaAs的MOS电容及制备方法，主要解决现有同类器件界面态密度高的问题，其自下而上包括：欧姆接触金属(1)、衬底(2)、GaAs缓冲层(3)、InGaAs沟道层(4)、ZnO钝化层(5)、高K氧化层(6)和金属栅电极(7)。其中InGaAs沟道层掺杂浓度为1×10¹⁷/cm³，厚度为15‑30nm，ZnO钝化层厚度为1‑5nm，高K氧化层使用Al₂O₃或ZrO₂氧化物，其厚度为5‑10nm。本发明降低了器件的界面态密度，改善了高K/InGaAs界面缺陷，提高了击穿场强，减小了栅极漏电，可用于互补金属氧化物半导体器件的制作。

技术领域

本发明属于微电子技术领域，具体的说是一种MOS电容的制作方法，可用于互补金属氧化物半导体器件的制作。

背景技术

在过去的四十多年中硅基互补金属氧化物半导体CMOS技术遵循摩尔定律，通过缩小特征尺寸和栅氧化层厚度来提高性能，取得了巨大的成功，但是晶体管的特征尺寸减小到22nm以后,硅基CMOS技术通过进一步缩小尺寸来提高性能面临着物理和技术的双重挑战，随着尺寸的减小，功耗问题已经成为半导体工业界要面对的主要技术问题。

为了从CMOS器件上解决功耗问题，科研界和工业界采用具有高载流子迁移率以及饱和速度的沟道材料取代Si，例如Ⅲ-Ⅴ族化合物半导体，这类材料具有较大较快的沟道驱动电流，从而可以降低器件的动态功耗。在众多高场迁移率MOSFET中，InGaAs成为半导体器件研究领域热点的原因是:其电子迁移率是Si的6–18倍，并且同时兼备GaAs低漏电特性和InAs出色的载流子传输特性，合适的In组分和Ga组分可以让InGaAs材料拥有低的漏电特性和高的载流子传输特性，因此将其作为场效应管的导电沟道层具有非常大的潜力。

而现在高K/InGaAs间较高的界面缺陷密度，成为影响其电学性能的重要因素，其缺陷态密度造成费米能级钉扎，回滞电压增大，积累区电容频散，阻碍着InGaAs器件的发展，所以寻找改善高K/InGaAs界面态的方法成为重要课题。

发明内容：

本发明的目的在于针对低In组分的InGaAs沟道MOS器件，提供一种高K/ZnO/低In组分InGaAs MOS电容及制备方法，通过插入ZnO钝化层，有效减小界面态密度，

提高器件电学特性。

为实现上述目的，本发明的高K/ZnO/低In组分InGaAs的MOS电容，自下而上包括欧姆接触金属、P型衬底、P型GaAs缓冲层、P型InGaAs沟道层、高K氧化层和金属栅电极，其特征在于：

在P型InGaAs沟道层与高K氧化层之间，增设有ZnO钝化层，用于减小界面缺陷态密度，改善器件电学特性。

所述高K氧化层，使用Al₂O₃或ZrO₂氧化物，其厚度为5-10nm，用于提高击穿场强，减小栅极漏电。

进一步，所述P型衬底材料采用GaAs或InP或GaSb。

进一步，所述ZnO钝化层厚度为1-5nm。

为实现上述目的，本发明制作高K/ZnO/低In组分InGaAs的MOS电容的方法，包括：

1)对包含P型衬底(2)、P型GaAs缓冲层(3)和P型InGaAs沟道层(4)的外延材料依次进行清洗和在干燥N₂气氛中烘干的预处理；

2)将预处理后的材料样品放入原子层淀积ALD室中，采用原子层淀积ALD工艺在其上表面淀积厚度为1-5nm的ZnO；

3)在淀积ZnO后的样品上表面采用原子层淀积ALD工艺淀积5-10nm的高K氧化层介质；