[发明专利]半导体封装结构及其制作方法

说明书

本发明提供一种半导体封装结构及其制作方法，半导体封装结构包括基底、至少一电子元件、封装胶体以及重布线路层。基底包括导热绝缘层、图案化线路层以及金属层。导热绝缘层具有彼此相对的第一表面以及第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。电子元件配置于基底上且与图案化线路层电连接。封装胶体至少包覆电子元件。重布线路层配置于封装胶体上且与电子元件电连接，其中封装胶体的边缘约略切齐于基底的边缘。

技术领域

本发明涉及一种半导体封装结构及其制作方法，尤其涉及一种具有较佳散热效果的半导体封装结构及其制作方法。

背景技术

在现有的四方扁平无引脚(Quad Flat No-Lead；QFN)封装结构中，通常是将芯片配置于导线架(leadframe)上。导线架具有芯片座以及多个引脚，且芯片经由接合引线电连接至导线架的这些引脚。这些引脚、接合引线与芯片被封装胶体封装与保护，并且这些引脚的底部暴露于封装材料之外，用以电连接至例如印刷电路板的一外接装置。

然而，在上述的四方扁平无引脚封装结构中，由于需将芯片配置于导线架上，因此封装结构整体的厚度很难进一步减少。再者，由于四方扁平无引脚封装结构采用导线架作为主架构，因此无须使用焊料，故较难将需通过焊料连接的电阻、电容或电感等被动元件内埋于封装结构。此外，在封装结构内的电子元件运作时，会产生大量的热能，倘若热能无法逸散而不断地堆积，则封装结构可能会因为过热而导致效能衰减或使用寿命缩短，严重者甚至造成永久性的损坏。因此，如何进一步降低封装结构的整体厚度，且可以将不同类型的电子元件整合于封装结构中，并提升封装结构的散热效率，实已成目前亟欲解决的课题。

发明内容

本发明提供一种半导体封装结构及其制作方法，其可降低封装结构的整体厚度且具有较佳的散热效果。

本发明提供一种半导体封装结构，其包括一基底、至少一电子元件、一封装胶体以及一重布线路层。基底包括一导热绝缘层、一图案化线路层以及一金属层。导热绝缘层具有彼此相对的一第一表面以及一第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。电子元件配置于基底上且与图案化线路层电连接。封装胶体至少包覆电子元件。重布线路层配置于封装胶体上且与电子元件电连接，其中封装胶体的边缘约略切齐于基底的边缘。

在本发明的一实施例中，上述的半导体封装结构还包括至少一导电通孔。导电通孔贯穿封装胶体，其中重布线路层通过导电通孔而与基底的图案化线路层电连接。

在本发明的一实施例中，上述的半导体封装结构还包括一黏着层。黏着层配置于基底上，其中电子元件通过黏着层而固定于基底上。

在本发明的一实施例中，上述的半导体封装结构还包括一第一防焊层以及一第二防焊层。第一防焊层配置于基底的金属层上，其中第一防焊层具有至少一第一开口，第一开口暴露出部分金属层，而定义出至少一第一接垫。第二防焊层配置于封装胶体上且覆盖重布线路层，其中第二防焊层具有至少一第二开口，第二开口暴露出部分重布线路层，而定义出至少一第二接垫。

在本发明的一实施例中，上述的半导体封装结构还包括一第三防焊层。第三防焊层配置于基底的导热绝缘层上，且第三防焊层位于封装胶体与导热绝缘层之间。第三防焊层覆盖图案化线路层，其中第三防焊层具有至少一第三开口，第三开口暴露出部分图案化线路层，而定义出至少一第三接垫，而电子元件位于第三接垫上。

在本发明的一实施例中，上述的半导体封装结构还包括至少一散热元件。散热元件配置于第一接垫上。

在本发明的一实施例中，上述的至少一电子元件包括多个电子元件。这些电子元件彼此串联、并联、电性独立或上述的组合。

在本发明的一实施例中，上述的至少一电子元件包括一主动元件与一被动元件。