[发明专利]具有用于竖直沟道的电荷载流子注入阱的三维存储器器件及其制造和使用方法

说明书

本发明公开了埋藏源半导体层和p掺杂半导体材料部分，所述埋藏源半导体层和所述p掺杂半导体材料部分形成在衬底的第一部分上方。所述埋藏源半导体层为n掺杂半导体材料，并且所述p掺杂半导体材料部分嵌入所述埋藏源半导体层内。绝缘层和间隔材料层的交替堆叠在所述衬底上方形成。存储器堆叠结构穿过所述交替堆叠形成。所述间隔材料层形成为导电层或者被导电层替换。所述埋藏源半导体层可在形成所述交替堆叠之前或之后形成。所述埋藏源半导体层位于所述交替堆叠之下且覆于所述衬底的所述第一部分之上，并且接触所述竖直半导体沟道的至少一个表面。所述p掺杂半导体材料部分接触所述竖直半导体沟道的相应子集的至少一个表面。

相关申请

本专利申请要求于2016年8月23日提交的美国非临时申请No.15/244,428的优先权的利益，其全文以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，具体涉及三维存储器结构(诸如竖直NAND串和其他三维器件)及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了三维存储器器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；穿过交替堆叠延伸的存储器堆叠结构，每个存储器堆叠结构包括存储器膜和竖直半导体沟道；包括n掺杂半导体材料的埋藏源半导体层，其位于交替堆叠和衬底的第一部分之间并且接触竖直半导体沟道的至少一个表面；以及嵌入埋藏源半导体层并且接触竖直半导体沟道的相应子集的至少一个表面的p掺杂半导体材料部分，其中p掺杂半导体材料部分由埋藏源半导体层彼此横向隔开。

根据本公开的另一方面，提供了形成三维存储器器件的方法。埋藏源半导体层和p掺杂半导体材料部分的组合在衬底的第一部分上方形成。埋藏源半导体层包括n掺杂半导体材料，p掺杂半导体材料部分嵌入埋藏源半导体层内，并且其中p掺杂半导体材料部分由埋藏源半导体层彼此横向隔开。绝缘层和间隔材料层的交替堆叠在衬底上方形成。存储器堆叠结构穿过交替堆叠形成，每个存储器堆叠结构包括存储器膜和竖直半导体沟道。间隔材料层形成为导电层或者被导电层替换。埋藏源半导体层位于交替堆叠之下且覆于衬底的第一部分之上，并且接触竖直半导体沟道的至少一个表面。P掺杂半导体材料部分接触竖直半导体沟道的相应子集的至少一个表面。

附图说明

图1为根据本公开的第一实施方案的在形成至少一个外围器件之后的第一示例性结构的竖直剖面图。

图2A为根据本公开的第一实施方案的在形成埋藏源半导体层和p掺杂半导体材料部分的组合之后的第一示例性结构的竖直剖面图。

图2B为图2A的第一示例性结构的俯视图。平面A-A’为图2A的剖面图的平面。

图3为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的竖直剖面图。

图4为根据本公开的第一实施方案的在形成台面区域和后向阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。

图5为根据本公开的第一实施方案的在形成穿过交替堆叠延伸的存储器开口之后的第一示例性结构的竖直剖面图。

图6A至图6H为根据本公开的第一实施方案的在用于形成存储器堆叠结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序竖直剖面图。

图7为根据本公开的第一实施方案的在形成存储器堆叠结构之后的第一示例性结构的竖直剖面图。