[实用新型]芯片封装结构和电子设备

说明书

技术领域

本实用新型涉及半导体封装技术领域，特别涉及一种芯片封装结构和电子设备。

背景技术

对电子零部件以及IC封装而言，抗ESD(Electro-Static discharge，静电释放)击穿是一个非常重要的电学指标。从芯片封装体外部产生静电，首先达到封装体表面，然后穿过封装体的塑封层，到达芯片表面，便会击穿芯片的功能电路，造成芯片功能性失效。由于电子芯片在生产、存储、运输及使用过程中，静电无处不在，ESD问题导致的器件失效所占的比重非常大。

发明人发现现有技术至少存在以下问题：现有的芯片封装体中，一般会在芯片内部设计抗ESD击穿保护电路或ESD静电通路，让到达芯片封装体表面的静电可以通过设计的通路导出芯片封装体而不会击穿芯片的功能电路。然而，由于ESD静电来源的多样性以及模式特性的不同，静电并不会完全按照设计的通路导出芯片封装体，若静电未被导出芯片封装体，则仍会击穿芯片表面的功能电路。

实用新型内容

本实用新型部分实施方式的目的在于提供一种芯片封装结构和电子设备，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。

本实用新型实施方式提供了一种芯片封装结构，包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。

本实用新型实施方式还提供了一种电子设备，包括至少一个上述的芯片封装结构。

本实用新型实施方式相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。

另外，导电体的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，导电体的第二端裸露于塑封体的上表面。本实施方式设置导电体的第二端裸露于塑封体的上表面，以在静电达到塑封体的上表面时(尚未进入塑封体)，能够迅速由导电体的第二端进入导电体以被导出。

另外，导电体为金属线，金属线的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，金属线的第二端连接于外部焊盘。本实施方式提供了导电为金属线时的一种具体设置方式。

另外，金属线的第一端连接于外部焊盘，且金属线的一部分投影在芯片的上表面。本实施方式中，金属线的第一端与第二端均连接于外部焊盘，且金属线横跨芯片的上表面，金属线的这种设置方式可以进一步减小静电达到芯片的上表面损坏芯片的机率。

另外，金属线与塑封体的上表面相切。本实施方式提供了金属线的另一种具体设置方式，金属线与塑封体的上表面相切，即金属线与塑封体的上表面的距离很小，从而能使得静电在到达塑封体的上表面并在刚进入塑封体时，迅速由金属线上与塑封体的上表面相切位置进入金属线以被导出。

另外，金属线的直径大于或等于0.5密耳。

另外，打线至塑封体的上表面的最短距离和导电体至塑封体的上表面的最短距离的差值大于或等于10微米，以更好的导出静电。

另外，导电体为金属线或金属块。

附图说明

一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本实用新型第一实施方式中的芯片封装结构的剖面示意图；

图2是根据本实用新型第一实施方式中的芯片封装结构的立体示意图；

图3是根据本实用新型第二实施方式中的芯片封装结构的剖面示意图；

图4是根据本实用新型第三实施方式中的芯片封装结构的剖面示意图；

图5A是根据本实用新型第四实施方式中的金属块连接于外部焊盘的芯片封装结构的剖面示意图；

图5B是根据本实用新型第四实施方式中的金属块连接于接地焊盘的芯片封装结构的剖面示意图；

图6是根据本实用新型第五实施方式中的芯片封装结构的剖面示意图。

具体实施方式