[实用新型]超结金属氧化物半导体场效晶体管有效

专利信息
申请号: 201720808516.8 申请日: 2017-07-05
公开(公告)号: CN207233743U 公开(公告)日: 2018-04-13
发明(设计)人: 金荣锡;金范锡 申请(专利权)人: DBHiTek株式会社
主分类号: H01L29/78 分类号: H01L29/78;H01L29/06;H01L29/423
代理公司: 上海和跃知识产权代理事务所(普通合伙)31239 代理人: 余文娟
地址: 韩国首尔*** 国省代码: 暂无信息
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摘要:
搜索关键词: 金属 氧化物 半导体 晶体管
【说明书】:

技术领域

发明涉及金属氧化物半导体场效晶体管(以下称 MOSFET),且更具体地,涉及超结MOSFET。

背景技术

一般而言,超结结构被广泛用于改善功率半导体器件击穿电压的正向特性和反向特性之间的权衡关系。

根据现有技术,超结MOSFET的柱和栅结构具有相同的布局。布局的示范例包括线性阵列、正方形阵列、六边形阵列等。

导通电阻Rsp与有源区中柱占据的面积成比例地增加。输入电容也与栅结构占用的面积成比例地增加。柱的面积以线性阵列、正方形阵列和六边形阵列的顺序减少。栅结构的面积随着线性阵列、正方形阵列和六边形阵列的顺序而增加。

因此,当柱和栅结构的布局是线性的时,导通电阻由于柱的相对大的面积而增大,但是输入电容由于栅极结构的相对小的面积而减小。

与此同时,当柱和栅结构的布局是六边形的时,导通电阻由于柱的相对小的面积而减小,但是栅极电容由于栅极结构的相对大的面积而增大。

因此,需要一种可同时减小导通电阻以及输入电容的柱和栅布局。

发明内容

本发明的示范实施例提供了能够同时降低导通电阻以及输入电容的超结金属氧化物半导体场效晶体管。

根据本发明的一示范实施例,超结金属氧化物半导体场效晶体管包括:衬底,其具有第一导电类型;外延层,其在衬底上形成,外延层具有第一导电类型;多个柱,其沿与外延层垂直的方向延伸,柱之间彼此分隔开;具有第二导电类型的多个第一阱,其在外延层中形成以延伸至外延层上表面,每个第一阱与每一柱的上部相连;具有第一导电类型的多个第二阱,其在第一阱中形成;以及在外延层上形成的多个栅极结构,每个栅极结构沿第一方向延伸以形成条形,使得栅极结构彼此分隔开。

在一示范实施例中,每个柱可具有六边形且柱沿第一方向设置呈蛇形。

在一示范实施例中,从平面图来看每个栅极结构可在柱之间延伸。

在一示范实施例中,每一柱可具有六边形,且柱可沿与第一方向垂直的第二方向设置呈蛇形。

在此,从平面图来看每个栅极结构可在第一行中设置的某些柱之间且在与第一行相邻的第二行中设置的其它柱之上延伸。

此外,某些柱可在外延层中形成,且可与第一阱和栅极结构分隔开。

在一示范实施例中,每个柱具有六边形、圆形和矩形截面形状中的一种。

在一示范实施例中,每个栅极结构可包括在外延层上形成的栅极绝缘层、在栅极绝缘层上形成的栅电极以及围绕栅电极的绝缘夹层。

在一示范实施例中,每个栅极结构可具有沟槽结构。

根据本发明一示范实施例,超结金属氧化物半导体场效晶体管通过以下步骤制备:在第一导电类型的衬底上形成具有第一导电类型的外延层;在外延层上形成具有第二导电类型的多个柱,其中柱沿垂直方向延伸以彼此分隔开;在外延层上形成初始的栅极绝缘层,多个柱在该绝缘层上形成;在初始栅极绝缘层上形成栅电极以暴露出初始绝缘层的一部分,每一个均具有条形形状并沿第一方向延伸;使用栅电极作为掩模将第二导电类型的杂质注入填充物的上部以形成第一阱;将第一导电类型的杂质注入第一阱以形成第二阱,第二阱用作源区;形成初始绝缘夹层以覆盖栅电极和初始栅极绝缘层的暴露部分;且部分蚀刻初始绝缘夹层和初始栅极绝缘层直至第一阱的上表面暴露以形成包括栅极绝缘层、栅电极和绝缘夹层的栅极结构。

在一示范实施例中,每一柱可具有六边形形状且柱可设置成沿第一方向呈蛇形,且从平面图来看每一栅极结构可在柱之间延伸。

在一示范实施例中,每一柱可具有六边形形状且柱可设置成沿与第一方向垂直的第二方向呈蛇形,且从平面图来看每个栅极结构在第一行中设置的某些柱之间且在与第一行相邻的第二行中设置的其它柱之上延伸。

在一示范实施例中,某些柱可在外延层中形成,且与第一阱和栅极结构分隔开,且其他柱的上部可选择性地连接第一阱。

在一示范实施例中,每一柱可形成六边形、圆形和矩形截面形状中的一种。

在一示范实施例中,每一栅极结构可具有平面结构。

在一示范实施例中,每一栅极结构可具有沟槽结构。

根据超结MOSFET及制备超结MOSFET的方法的示范实施例,柱设置呈六边形以最小化超结MOSFET的面积。因此,超结MOSFET的导通电阻可通过最小化柱的面积而减小。

此外,由于每个栅极结构向一个方向延伸而呈条状,栅极结构相对较小,使得超结MOSFET的输入电容可被减小。

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