[发明专利]半导体结构及其制造方法

说明书

一种半导体结构及其制造方法，所述制造方法包括：提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖伪栅侧壁；在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；形成填充满凹槽的牺牲层；在形成牺牲层之后，去除伪栅，形成开口；在开口底部形成栅介质层；在栅介质层表面形成填充满开口的金属栅；去除牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；形成填充满通孔的导电层。本发明能够防止栅介质层内陷阱电荷累积，从而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

晶体管尺寸小型化是半导体结构发展的趋势，然而晶体管的尺寸的持续缩小也带来一系列技术问题，例如栅介质层过薄导致栅极与沟道间的漏电流较高，尺寸缩小使得多晶硅栅极的电阻显著增加等。

研究者发现，以高k栅介质层替代氧化硅或氮氧化硅材料形成栅介质层，并以金属栅替代传统的多晶硅栅极材料制作的晶体管，即高k金属栅(HKMG，High K Metal Gate)晶体管可有效的解决上述问题。一方面，所述高k栅介质层可减少栅极与沟道之间的遂穿电流；另一方面，金属栅的电阻率极小，能够有效防止栅极电阻的增加。

然而，尽管引入高k金属栅，半导体结构的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其制造方法，能够避免栅介质层内陷阱电荷累积，从而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构制造方法，包括：提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的所述基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖所述伪栅侧壁；在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；形成填充满所述凹槽的牺牲层；在形成所述牺牲层之后，去除所述伪栅，形成开口；在所述开口底部形成栅介质层；在所述栅介质层表面形成填充满所述开口的金属栅；去除所述牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；形成填充满所述通孔的导电层。

可选的，所述牺牲层的材料为非晶硅、非晶锗或无定形碳。

可选的，采用干法刻蚀工艺去除所述牺牲层。

可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢溴酸及氦气，其中，氢溴酸的气体流量为150sccm至500sccm，氦气的气体流量为100sccm至400sccm，腔室压强为3mTorr至10mTorr。

可选的，在去除所述伪栅前，所述制造方法还包括：刻蚀去除部分厚度的所述牺牲层；在剩余所述牺牲层顶部形成覆盖层。

可选的，所述覆盖层的材料为氧化硅或氮氧化硅。

可选的，所述覆盖层的厚度为15nm～50nm。

可选的，在形成所述金属栅后，采用干法刻蚀工艺去除所述覆盖层。

可选的，所述覆盖层的材料与所述介质层的材料相同，在刻蚀去除部分厚度的所述牺牲层前，所述制造方法还包括：刻蚀去除部分厚度的所述介质层；在剩余所述介质层顶部形成保护层，且所述保护层的材料与所述覆盖层的材料不同。

可选的，所述保护层的厚度为15nm～30nm。

可选的，所述保护层的材料为氮化硅、碳化硅或氮化硼。

可选的，所述伪栅顶部具有掩膜层；在去除所述伪栅前，去除所述掩膜层。

可选的，所述掩膜层的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。

可选的，去除所述掩膜层的工艺对所述掩膜层与所述保护层的刻蚀选择比的范围为35～80。