[发明专利]STT-MRAM存储器

说明书

本申请提供了一种STT‑MRAM存储器。该STT‑MRAM存储器包括多个存储单元，各存储单元包括设置在衬底上的且相互电连接的MTJ位元与开关器，各开关器的一个电极互联形成栅极条，STT‑MRAM存储器还包括：至少一个并联金属层，各并联金属层设置在一个栅极条的远离衬底的表面上。该存储器中，在栅极条上设置并联金属层，通过将栅极条与并联金属层并联的方式降低整个栅极条的电阻，进而缓解了电阻电容延迟效应，使得STT‑MRAM存储器具有较高的存储速度；并且，该STT‑MRAM存储器中，由于不需要通过Dummy bit来将栅极条并联在一起，所以保证了STT‑MRAM存储器具有较高的存储密度。

技术领域

本申请涉及STT-MRAM存储器领域，具体而言，涉及一种STT-MRAM存储器。

背景技术

STT-MRAM存储器包括多个矩阵排列的存储单元，每个存储单元包括MTJ位元以及与MTJ位元电连接的开关器，一般的开关器为CMOS。

目前，STT-MRAM存储器中，采用CMOS中的多晶硅栅互联布局的方式形成一条字线，通常多晶硅栅极较长(一千个位线的长度)，造成较大的(RC delay)，导致STT-MRAM存储器的存储速度较慢。

为了缓解上述问题，现有技术中通常每隔一定数量的存储单元，都要将多晶硅栅极连接至金属，利用与金属并联来降低电阻以提高存储速度，但是，这种方案需要采用虚拟位元(Dummy bit)将不同的行或列的栅极连接在一起，再将该虚拟位元与金属连接，虚拟位元会占据一定的面积，使得STT-MRAM存储器中的存储单元的密度较小，如每8个、16个与32个存储单元连接至金属的STT-MRAM存储器中，会损耗的面积分别为12.5％、6.25％与3.125％，进而使得STT-MRAM存储器的存储密度较小。

发明内容

本申请的主要目的在于提供一种STT-MRAM存储器，以解决现有技术中的STT-MRAM存储器不能同时具有较快的存储速度与较大的存储密度的问题。

为了实现上述目的，本申请提供了一种STT-MRAM存储器，该STT-MRAM存储器包括多个存储单元，各上述存储单元包括设置在衬底上的且相互电连接的MTJ位元与开关器，各上述开关器的一个电极互联形成栅极条，上述STT-MRAM存储器还包括：至少一个并联金属层，各上述并联金属层设置在一个上述栅极条的远离上述衬底的表面上。

进一步地，上述STT-MRAM存储器还包括多个上述并联金属层，并且各上述并联金属层一一对应的设置在上述栅极条的表面上。

进一步地，上述并联金属层的材料选自铜、钨、铝、银、钴与钛中的一种或多种。

进一步地，上述并联金属层的厚度在40～60nm之间。

进一步地，上述开关器为CMOS，且上述CMOS包括栅极，上述栅极包括设置在上述衬底上且沿远离上述衬底的方向依次叠置设置的栅氧层、多晶硅层以及金属硅化物层，其中，各上述栅氧层设置在上述衬底上，且各上述CMOS还包括侧墙，上述侧墙设置在上述栅极的侧壁上。

进一步地，上述STT-MRAM存储器还包括：第一介电层，设置在上述栅极的远离上述衬底的表面上以及上述栅极两侧的上述衬底上，上述第一介电层中开设有多个第一通孔，各上述第一通孔与各上述金属硅化物层连接，上述并联金属层设置在上述第一通孔中。

进一步地，上述第一介电层中开设有多个第二通孔与多个第三通孔，上述第二通孔一一对应地与上述CMOS的源区连接，上述第三通孔一一对应地与上述CMOS的漏区连接，上述STT-MRAM存储器还包括：源极层，设置在各上述第二通孔中；漏极层，设置在各上述第三通孔中。

进一步地，上述STT-MRAM存储器还包括：第一扩散阻挡层，设置在各上述第一通孔的孔壁上，上述并联金属层设置在上述第一扩散阻挡层上。