[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高动作可靠性的半导体存储装置。一实施方式的半导体存储装置具备：第1区域(BLK)，包含沿着第1方向(X方向)并排地排列着多条的第1配线(SGD)、将相邻的第1配线(SGD)间分离的第1绝缘膜(SLT2)、及以横跨相邻的第1配线(SGD)间的方式设置的第1柱(MP)；以及第2、第3区域(SLT1)，以在第2方向(Y方向)上将第1区域(BLK)夹在中间的方式定位，且包含第2绝缘膜。第1柱(MP)包含导电层、栅极绝缘膜及电荷累积层。设置在第1区域(BLK)内的第1配线(SGD)的条数为奇数条。

[相关申请]

本申请享有以日本专利申请2017-61208号(申请日：2017年3月27日)及日本专利申请2017-168249号(申请日：2017年9月1日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知一种将存储单元三维地排列而成的半导体存储器。

发明内容

实施方式提供一种能够提高动作可靠性的半导体存储装置。

实施方式的半导体存储装置具备：第1区域，包含设置在半导体衬底上方且沿着作为半导体衬底的面内方向的第1方向并排地排列着多条的第1配线、将相邻的第1配线间分离的第1绝缘膜、及以横跨相邻的第1配线间的方式设置的第1柱；以及第2、第3区域，以在半导体衬底的面内方向且与第1方向不同的第2方向上将第1区域夹在中间的方式定位，且包含从半导体衬底上设置到第1配线的高度的第2绝缘膜。第1柱包含导电层、栅极绝缘膜及电荷累积层。设置在第1区域内的第1配线的条数为奇数条。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的存储单元阵列的电路图。

图3是第1实施方式的选择栅极线的平面布局。

图4是第1实施方式的字线的平面布局。

图5是第1实施方式的区块的剖视图。

图6是第1实施方式的区块的剖视图。

图7是第1实施方式的存储单元晶体管的剖视图。

图8是第1实施方式的存储单元晶体管的剖视图。

图9是第1实施方式的存储单元晶体管的剖视图。

图10是第1实施方式的存储单元晶体管的剖视图。

图11是第1实施方式的存储柱的等效电路图。

图12是第1实施方式的选择栅极线的平面布局。

图13是第1实施方式的选择栅极线的平面布局。

图14是第1实施方式的读出动作时的各种信号的时序图。

图15是第1实施方式的第1变化例的选择栅极线的平面布局。

图16是第2实施方式的写入动作时的各种信号的时序图。

图17是第2实施方式的写入动作时的各种信号的时序图。

图18是第3实施方式的选择栅极线的平面布局。

图19是第3实施方式的选择栅极线的平面布局。

图20是第3实施方式的选择栅极线的平面布局。

图21是第3实施方式的选择栅极线的平面布局。

图22是第3实施方式的第1变化例的选择栅极线的平面布局。