[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；对所述鳍部的顶部进行非晶化处理，在所述鳍部的顶部形成非晶区；在所述非晶区的顶部表面形成盖帽层；进行再结晶处理，使所述非晶区和盖帽层形成再结晶层；形成栅极结构和分别位于栅极结构两侧的源漏掺杂区，所述栅极结构横跨所述再结晶层和鳍部，且所述栅极结构覆盖部分再结晶层表面和部分鳍部侧壁表面，所述源漏掺杂区位于所述再结晶层内。所述方法能够降低器件的栅极感应漏极泄露电流。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

由于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)的栅极与漏极之间有很大的重叠区域。以NMOSFET为例，当所述栅极施加电压之后，NMOSFET中的漏极电势比栅极电势更正向，则在所述重叠区域内由于栅极电压的作用产生空穴，所述空穴将穿过耗尽区向衬底中移动，并形成衬底电流，这个电流通常成为栅极感应漏极泄露(Gate-Induced Drain Leakage，GIDL)电流。反之，当栅极施加电压之后，PMOSFET中的栅极电势比漏极电势更正向，则在栅极与漏极的重叠区域内由于栅极电压的作用产生电子，电子将穿过耗尽区向衬底中移动形成栅极感应漏极泄露电流。

随着半导体器件尺寸的日益缩小，栅极感应漏极泄露电流引发的众多可靠性问题变得愈加严重。例如：功耗。同时，栅极感应漏极泄露电流对电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等存储器件的擦写操作也有重要影响。

然而，现有技术形成的半导体器件的栅极感应漏极泄露电流仍较严重。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低半导体器件的栅极感应漏极泄露电流。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；对所述鳍部的顶部进行非晶化处理，在所述鳍部的顶部形成非晶区；在所述非晶区的顶部表面形成盖帽层；进行再结晶处理，使所述非晶区和盖帽层形成再结晶层；形成栅极结构和分别位于栅极结构两侧的源漏掺杂区，所述栅极结构横跨所述再结晶层和鳍部，且所述栅极结构覆盖部分再结晶层表面和部分鳍部侧壁表面，所述源漏掺杂区位于所述再结晶层内。

可选的，所述非晶化处理的工艺包括：离子注入工艺。

可选的，所述离子注入工艺中所注入的离子为硅离子，所述离子注入工艺的参数包括：注入能量为0.5千电子伏～20千电子伏，注入离子浓度为1.0e¹⁴原子数/平方厘米～1.0e¹⁷原子数/平方厘米，注入角度为0°～15°。

可选的，所述盖帽层的材料包括：无定形硅或者无定形硅锗。

可选的，所述盖帽层的形成工艺包括：外延生长工艺；所述盖帽层的材料为无定形硅时，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

可选的，所述非晶区顶部表面为柱面，所述柱面的母线与鳍部的延伸方向平行，且所述非晶区相对于鳍部的侧壁凸起。

可选的，所述盖帽层的厚度为：1纳米～3纳米。

可选的，对所述鳍部的顶部进行非晶化处理之前，所述形成方法还包括：在所述基底上、以及鳍部的侧壁形成初始隔离层，所述初始隔离层内具有第一开口，所述第一开口底部暴露出鳍部的顶部表面。

可选的，形成所述再结晶层之后，形成所述源漏掺杂区和栅极结构之前，所述形成方法还包括：去除部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于再结晶层的顶部表面，且所述隔离层覆盖所述鳍部的部分侧壁。