[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，该半导体元件包含一基底、一金属栅极，设于基底上、一第一层间介电层，设于金属栅极周围，其中金属栅极的上表面低于第一层间介电层的上表面，在金属栅极上构成一凹陷区域。一掩模层，设于凹陷区域内。一孔隙，位于凹陷区域内的掩模层中。一第二层间介电层，设于掩模层及第一层间介电层上。一接触洞，穿过第二层间介电层及掩模层，其中接触洞显露出金属栅极的上表面，并且与孔隙连通。一导电层，填入接触洞内，并延伸进入孔隙中。

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体元件及其制作方法。

背景技术

在现有的高介电常数金属栅极(high-k metal gate)制作工艺中，特别是在用于制造自对准接触(SAC)的阶段，通常先去除金属栅极的一部分，并在金属栅极正上方沉积一保护掩模层。然后，通过化学机械研磨(CMP)制作工艺将沉积的保护掩模层平坦化，使得剩余掩模层的表面与层间电介质(ILD)层的表面平整共面。

然而，上述设计会导致其后形成的接触插塞太靠近金属栅极，从而影响元件的性能。此外，随着元件的微缩，如何降低金属栅极的阻值，以及如何降低接触插塞与金属栅极间的寄生电容，已成为目前该技术领域亟欲克服的问题。

发明内容

本发明的主要目的在于提供一种改良的半导体电结构，可以解决上述现有技术的不足与缺点。

根据本发明一实施例，本发明提供一半导体元件，包含一基底、一金属栅极，设于基底上、一第一层间介电层，设于金属栅极周围，其中金属栅极的上表面低于第一层间介电层的上表面，在金属栅极上构成一凹陷区域。一掩模层，设于凹陷区域内。一孔隙，位于凹陷区域内的掩模层中。一第二层间介电层，设于掩模层及第一层间介电层上。一接触洞，穿过第二层间介电层及掩模层，其中接触洞显露出金属栅极的上表面，并且与孔隙连通。一导电层，填入接触洞内，并延伸进入孔隙中。

根据本发明一实施例，本发明提供一种制作半导体元件的方法，包含：提供一基底；在基底上形成一金属栅极；在金属栅极周围形成一第一层间介电层，其中金属栅极的上表面低于第一层间介电层的上表面，在金属栅极上构成一凹陷区域；在凹陷区域内形成一掩模层；在凹陷区域内的掩模层中形成一孔隙；在掩模层及第一层间介电层上沉积一第二层间介电层；在第二层间介电层及掩模层中形成一接触洞，其中接触洞显露出金属栅极的上表面，并且与孔隙连通；及于接触洞及孔隙内填入一导电层。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图3为本发明一实施例所绘示的一种制作半导体元件的方法的示意图；

图4至图6为本发明另一实施例所绘示的一种制作半导体元件的方法的示意图。

主要元件符号说明

1、1a 半导体元件

10 金属栅极

10a 上表面

10b 凹陷区域

30 接触插塞

100 基底

101 高介电常数介电层

102 导电层

103 钨金属层

104 掩模层

105、106、107 孔隙

110 第一层间介电层

110a 上表面

112 间隙壁