[发明专利]NAND存储器及其制备方法

说明书

本发明涉及一种NAND存储器及其制备方法，包括：多个NAND串和形成在上述多个NAND串上的一个单晶硅层，所述单晶硅层与所述多个NAND串接触连接；其中，每个所述NAND串包括：多个导体/绝缘体叠层；一个在竖直方向延伸并穿过所述多个导体/绝缘体叠层的半导体通道；一个形成在所述多个导体/绝缘体叠层和所述半导体通道之间的隧道层；和一个形成在所述隧道层和多个导体/绝缘体叠层之间的存储单元层。本发明通过将阵列器件和外围器件的制作分开，能够避免两个器件制造时互相影响对方的制作过程，因此解决了现有技术中后面的层的制作受前面的层制作后温度限制的问题，从而获得了良好的外围器件性能。另外由于阵列器件叠加在外围器件之上，实现了高器件密度。

技术领域

本发明涉及一种NAND存储器及其制备方法，尤其涉及一种形成3D NAND闪存的NAND存储器及其制备方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

在一种方法中，平面存储器单元(例如NAND存储器单元)形成在常规的水平阵列中。然后多个水平阵列在垂直方向上堆叠。由于在实现最小特征尺寸中对于每个层都需要临界光刻步骤，因此与此方法相关的局限性包括所得到的器件中可靠性低以及很难通过光刻实现16nm制造，从而很难进一步提高存储容量。此外，在这种构造中，用来驱动控制选择门的驱动晶体管的尺寸是层数的函数；因此，驱动晶体管的规模为层数的倍数。这会导致集成化的问题和散热方面的问题。在另一种方法中，已经发展了具有垂直取向的沟道的多层存储器。在一个构造中，多个选择门层形成在衬底上，垂直沟道穿过该多个选择门层。在每个垂直沟道中，下选择门层构造为用作下选择门(lower select gate)，多个中间栅极层构造为用作控制栅极，上选择门层构造为用作上选择门(upper select gate)。连接在第一水平方向上彼此相邻的上选择门以用作器件的行选择线。连接在第二水平方向上彼此相邻的垂直沟道以用作器件的位线(bit line)。其他尝试垂直取向沟道的方法已经取得的成果有限。

目前，关于3D NAND闪存技术，在国内外已有广泛的专利申请。例如中国发明专利申请公开号CN101483194A，公开一种垂直型非易失性存储器器件及其制造方法。在该半导体器件及其制造方法中,器件包括沿水平方向延伸的单晶半导体材料的衬底以及在该衬底上的多个层间电介质层。多个选择门图案被提供,每个选择门图案在相邻下层间电介质层与相邻上层间电介质层之间。半导体材料的垂直沟道沿垂直方向延伸穿过多个层间电介质层和选择门图案,选择门绝缘层在每个选择门图案与垂直沟道之间并使选择门图案与垂直沟道绝缘。如附图1所示，为该垂直沟道存储器器件的剖面图。该垂直沟道存储器器件由下到上依次形成Si衬底层300、外围电路区域302、以及阵列器件层。

然而上述专利技术的缺点是，上述垂直沟道存储器器件由于只在一个Si衬底层上顺序制作，导致后面的器件(例如NAND串)在制作时温度必需有所限制，否则会因为温度过高而导致前面制作好的器件的离子注入层中的离子(例如在硅基板上制造的NMOS和PMOS器件)产生离子扩散，从而使得器件之间的结合深度很难控制，从而影响产品性能。也就是说各个层之间制造的要求会互相之间有所限制。