[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种半导体装置及其制造方法。该方法包括：提供半导体结构，该半导体结构包括：衬底；以及在该衬底上的间隔开的第一鳍片和第二鳍片；在半导体结构上沉积第一层间电介质层；对第一层间电介质层进行部分地第一刻蚀以露出第一鳍片的顶部；在露出第一鳍片的顶部之后，去除该第一鳍片的一部分以形成第一凹槽；在第一凹槽中外延生长第一电极；对第一层间电介质层进行部分地第二刻蚀以露出该第二鳍片的顶部；在露出该第二鳍片的顶部之后，去除第二鳍片的一部分以形成第二凹槽，其中该第二凹槽与该第一凹槽隔离开；以及在第二凹槽中外延生长第二电极。本发明可以解决现有技术中的不同器件的电极外延体的桥接问题。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。

背景技术

通常在PMOS(P-channel Metal Oxide Semiconductor，P型沟道金属氧化物半导体)器件中，SiGe(硅锗)外延体(作为源极和漏极)通过改善空穴迁移率和降低接触电阻从而可以改善PMOS器件的性能。而在NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)器件中，SiP(磷化硅)外延体(作为源极和漏极)可以通过增加源区或漏区的接触面积来降低接触电阻从而改善NMOS器件性能。但是，如果PMOS和NMOS外延体生长得太大，则这两个器件的外延体有可能产生连接的问题，从而造成连接PMOS器件外延体的电源电压Vdd和连接NMOS器件外延体的电路公共接地端电压Vss有桥接的风险，这将使得电路失效。

图1是示意性地示出现有技术中的SRAM(Static Random Access Memory，静态随机存取存储器)的电路布局图。图1中示出了栅极接触件101、有源区(例如源极或漏极)接触件102和有源区103。该SRAM包括6个晶体管，分别是通过门(Pass Gate，简称为PG)晶体管11和14、下拉(Pull Down，简称为PD)晶体管12和15、以及上拉(Pull Up，简称为PU)晶体管13和16。其中，通过门晶体管和下拉晶体管是NMOS晶体管器件，它们的有源区接触件连接Vss，上拉晶体管是PMOS晶体管器件，它的有源区接触件连接Vdd。如果PMOS晶体管和NMOS晶体管的源极和漏极(即前面所述的外延体)生长得太大，则PMOS晶体管的源极/漏极与NMOS晶体管的源极/漏极有连接的危险，即Vdd和Vss就有桥接的危险。目前，这些PMOS晶体管和NMOS晶体管可以是FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)器件，随着Fin(鳍片)的尺寸逐渐减小，在SiP和SiGe之间的空间变得更小，Vdd至Vss的桥接问题变得更加严重。

虽然在目前的制造工艺中，如果SiP和SiGe生长的太大，可能会造成Vdd和Vss的桥接问题，但是，如果减小SiGe外延体的体积，则SiGe对沟道区域的应力将会减小，降低空穴迁移率，并且由于接触面积减小，造成接触电阻也将会增加。如果减小SiP外延体的体积，将会由于接触面积减小而增加接触电阻。然而对于逻辑器件，外延体的体积越大越好。

此外，随着器件尺寸的进一步减小，源漏区域的面积变得可能不够大，通常可能造成源极和漏极的外延体融合，这除了可能造成Vdd和Vss的桥接问题之外，还可能使得CESL(Contact etch stop layer，接触刻蚀停止层)层不能连续地覆盖相邻的两个源极/漏极外延体之间的空隙，所以后续的层间电介质层的空隙填充将可能变成一个问题。例如，如果CESL层或层间电介质层存在空隙，在形成接触件的过程中，在接触孔打开之后，用于形成接触件的钨材料可能会填充到空隙中，导致接触件可能桥接邻近的外延体，因此，对于NMOS器件和PMOS器件，需要体积比较小的源极/漏极外延体，但是另一方面，也需要体积尽可能大的外延体来减小接触电阻，因此，这成为一个亟待解决的矛盾问题。

发明内容

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。