[发明专利]半导体元件及其制造方法

说明书

一种半导体元件及其制造方法，其中所述半导体元件包括具有凹槽的基底与刻蚀停止层。刻蚀停止层位于基底中，环绕包覆凹槽的底面及部分侧壁。

技术领域

本发明涉及一种半导体元件及其制造方法。

背景技术

随着半导体元件尺寸的逐渐缩小，已发展出将三维存储器埋入基底的深沟道中的工艺。然而由于负载效应导致各凹槽深度的均匀度难以控制。而凹槽深度的不均匀将造成晶圆合格测试(Wafer acceptance test；WAT)失败，并导致良率下降。

发明内容

本发明实施例提供一种半导体元件的制造方法，可以有效提高深凹槽深度的均匀度。

本发明实施例提供一种半导体元件，包括具有凹槽的基底以及刻蚀停止层。刻蚀停止层位于基底中，环绕包覆凹槽的底面及部分侧壁。

在本发明的一些实施例中，上述的刻蚀停止层包括第一掺杂层，且第一掺杂层的移除速率小于基底的移除速率。

在本发明的一些实施例中，上述的刻蚀停止层为多层结构，还包括第二掺杂层，位于第一掺杂层中。其中第二掺杂层的移除速率小于所述第一掺杂层的移除速率。

在本发明的一些实施例中，上述的第二掺杂层与第一掺杂层包含相同的杂质，且第二掺杂层的杂质的浓度高于第一掺杂层的杂质的浓度。

在本发明的一些实施例中，上述的第二掺杂层与所述第一掺杂层包含不同的杂质。

在本发明的一些实施例中，上述的刻蚀停止层的杂质包括硼原子、氮原子、碳原子或其组合。

本发明提供一种半导体元件，包括具有凹槽的基底以及掺杂结构。掺杂结构位于基底中，且位于凹槽的两侧，至少覆盖凹槽的部分侧壁。

在本发明的一些实施例中，上述的掺杂结构的移除速率大于基底的移除速率。

在本发明的一些实施例中，上述的半导体元件，还包括三维存储器，配置于凹槽中。

本发明实施例提供一种半导体元件的制造方法，包括提供基底，形成刻蚀控制层于基底中。其中刻蚀控制层与基底的移除速率不同。进行移除工艺，以形成凹槽于基底中，且凹槽的至少部分侧壁被刻蚀控制层包围。其中移除工艺以刻蚀控制层及基底中移除速率较小者为刻蚀停止层。

基于上述，本发明在形成凹槽前在基底中形成刻蚀控制层，可以控制移除工艺的移除速率，进而可以提高凹槽深度均匀度。

为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。

附图说明

图1A至图1F为根据本发明第一实施例的半导体元件的制造方法所绘示的流程剖面图。

图2A至图2E为根据本发明第二实施例的半导体元件的制造方法所绘示的流程剖面图。

图3A至图3E为根据本发明第三实施例的半导体元件的制造方法所绘示的流程剖面图。

图4A至图4E为根据本发明第四实施例的半导体元件的制造方法所绘示的流程剖面图。

图5A至图5E为根据本发明第五实施例的半导体元件的制造方法所绘示的流程剖面图。

图6A至图6B为图1B中刻蚀停止层的浓度变化曲线图。

图7为图2A中刻蚀停止层的浓度变化曲线图。

【附图标记说明】

10：基底

11a：第一区

11b：第二区

12：开口