[发明专利]内牺牲间隔件的互连

说明书

技术领域

本发明涉及集成电路以及半导体装置制造，更具体而言，涉及一芯片的互连结构以及形成这类互连结构的方法。

背景技术

一后段制程(back-end-of-line；BEOL)互连结构可用于电性连接通过前段制程(front-end-of-line；FEOL)制造于一衬底上的装置结构。可使用一双镶嵌工艺形成BEOL互连结构，其中，通过于一介电层中蚀刻的开口与沟槽同时填充金属以生成一金属化層(metallization level)。于先穿孔(via-first)、后沟槽(trench-last)双镶嵌工艺中，其中，通孔(via opening)先形成于介电层中，而后一沟槽形成于该通孔上方的该介电层中，该通孔在形成该沟槽的该蚀刻工艺期间未被填充。在一个单镶嵌工艺中，该通孔与沟槽形成于不同的介电层中并分别填充金属。

因此，需要改进的用于一芯片的互连结构及形成这种互联结构的方法。

发明内容

根据本发明的一实施例中，一互连结构包括具有一开口的一介电层、位于该介电层中的该开口内的一导电柱塞、以及位于该介电层中该开口内在该导电柱塞与该介电层的该开口之间的一位置处的一空气间隙。

根据本发明的另一实施例中，一方法包括形成一开口于一介电层中，并形成一间隔件于该介电层中的该开口内。于形成该间隔件之后，一导电柱塞形成于该介电层中的该开口内。于形成该导电柱塞之后，移除该间隔件以形成位于该介电层中的该开口内的一空气间隙。该空气间隙位于该导电柱塞与该介电层中的该开口之间。

附图说明

纳入并构成本说明书的一部分的附图示出了本发明所描述的各种实施例，并与本发明的上述的普通说明以及下面的具体实施例中的详细说明一起，用于解释本发明的各种实施例。

图1至图6为根据本发明的一实施例所示的于一工艺方法的连续制造阶段的一互连结构的剖视图。

符号说明：

10金属化層

12介电层

13衬底

14，16 开口

14a，16a 侧壁

14b，16b 底面

15共形层

18，20 牺牲间隔件

22阻障/衬垫层

24金属层

26，28 金属柱塞

26a，28a 外部侧壁

30金属帽盖

34介电层

36，38 空气间隙。

具体实施方式

请参阅图1，根据本发明的一实施例，一介电层12用于形成载于一衬底13上的一BEOL互连结构的一金属化层10，其可能是由一前段制程(FEOL)工艺所加工的一硅晶圆用以形成一集成电路。介电层12可由一典型绝缘介电材料所构成，例如一低K介电材料，其一相对介电常数(permittivity)或介电常数(dielectric constant)小于二氧化硅(SiO₂)的介电常数，大约是3.9。介电层12的候选低K介电材料包括但不限于致密多孔的有机低k介电质，致密多孔的无机低k介电质，例如有机硅酸盐玻璃，以及有机和无机介电质的组合，其介电常数小于或等于3.0。在一替代实施例中，介电层12可由通过化学气相沉积(chemical vapor deposition；CVD)法沉积的二氧化硅所组成。

开口，以开口14,16为代表，可以通过光刻以及分布于介电层12的表面区域的选定位置上的蚀刻而形成。具体而言，可施加一抗蚀层暴露于通过一光掩膜所投射的一辐射图案中，并在位于该介电层12中形成开口14,16的预定位置处形成开口的一对应图案。该图案化抗蚀层作为例如一反应离子蚀刻(reactive-ion etching；RIE)的一干蚀刻工艺的一蚀刻掩膜，用于移除部分的介电层12以形成开口14,16。蚀刻工艺可以通过单个蚀刻步骤而进行，或者通过具有不同蚀刻剂的多个蚀刻步骤而进行，并可暴露一底层特征(未予图示)。该特征可以是与开口14,16对齐的一底层(underlying)介电层中的一导电特征。开口14具有侧壁14a，其可能是垂直的，且终止于一底面(base surface)14b并连接底面14b。同样地，开口16具有侧壁16a，其也可能是垂直的，且终止于靠近衬底13的一底面16b并连接底面16b。