[发明专利]快闪存储器的缺陷检测方法、耐久测试方法和制造方法有效
申请号: | 201710241890.9 | 申请日: | 2017-04-14 |
公开(公告)号: | CN107039089B | 公开(公告)日: | 2019-12-10 |
发明(设计)人: | 徐涛;曹子贵;谢中华;钱亮;陈宏;王卉 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | G11C29/44 | 分类号: | G11C29/44;G11C29/50 |
代理公司: | 31237 上海思微知识产权代理事务所(普通合伙) | 代理人: | 屈蘅 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 闪存 缺陷 检测 方法 耐久 测试 制造 | ||
本发明提供一种快闪存储器的缺陷检测方法、耐久测试方法和制造方法,所述缺陷检测方法和耐久测试方法,通过选择快闪存储器芯片的奇数扇区或者偶数扇区来进行擦除,可以使快闪存储器芯片中的浅沟槽隔离结构中的多晶硅残留与相邻的至少一条字线短接或者由于被擦除而带正电荷,并在多晶硅残留带正电荷后施加更大的编程电流以及更长的编程时间来进行编程串扰测试,从而将快闪存储器中具有多晶硅残留的存储单元以编程串扰失效的形式快速、有效地检测出来,从而避免了后续产品在使用过程中所出现的可靠性问题。所述制造方法能够根据所述缺陷检测方法或所述耐久测试方法的结果来调整制造工艺参数,避免浅沟槽隔离结构中出现空洞缺陷,提高产品可靠性。
技术领域
本发明涉及快闪存储器技术领域,尤其涉及一种快闪存储器的缺陷检测方法、耐久测试方法和制造方法。
背景技术
快闪存储器(或称为闪存)包括两种基本结构:叠栅(stackgate)结构和分栅(splitgate)结构。其中,请参考图1A,一种分栅快闪存储器包括:半导体基片100,位于半导体基片100上的浮栅氧化层101、浮栅FG,在浮栅FG的一侧形成有作为擦除栅极的多晶硅层,作为控制栅,所有存储位的控制栅在行方向上连接为一体,即字线WL,一根单独的字线被称为一行,同时用金属互连线连接列方向上的每个存储单元的漏区D来形成位线BL,一根单独的位线被称为一列,每一页用一个公共的源区,源区上方通过多晶硅或者金属硅化物在行方向上连接来形成源线SL,扇区(SECTOR,或称页)是指沿一个行对(奇数行加偶数行)并共用一个公共源线的存储区域,例如图1B中的SECTOR0和SECTOR1,SECTOR0中字线WL00和WL01作为一个行对,共用一个公共源线SL0,SECTOR1中字线WL10和WL11作为一个行对,共用一个公共源线SL1。
在上述的分栅快闪存储器的要被擦除的单元的字线WL上施加高压(例如为12.5V)后,该字线上所有的单元都将被擦除,一个擦除扇区由一对字线(源线两边最近的奇/偶行字线)组成,擦除后浮栅FG带正电荷,因此浮栅下方的沟道导通,但字线下方的沟道仍关断,不会有沟道电流,这与叠栅快闪存储器不同,因此分栅快闪存储器在擦写性能上能够避免叠栅快闪存储器的过度擦写问题。
随着快闪存储器器件尺寸的缩小,浅沟槽隔离结构的填充遇到了很大的挑战,如果工艺出现一些异常波动而导致浅沟槽隔离结构中出现空洞(STI Void),那么在闪存器件制造完成以后就会在浅沟槽隔离结构中出现多晶硅残留,这些多晶硅残留会在终端客户使用一段时间以后引起一些可靠性问题;如图1B和1C所示,分栅快闪存储器的存储单元间的电隔离结构——浅沟槽隔离结构(shallow trench isolation,STI)存在的STI Void(即空洞缺陷),在快闪存储器后续的制造过程中会被一些多晶硅填充,STI Void缺陷处的多晶硅残留会成为额外的浮动栅极,并在扇区擦除后呈现出带正电荷的多晶硅,因而影响临近存储单元WL底部沟道的关闭,从而使得相邻的存储单元无法通过编程串扰测试,该现象在产品使用一段时间后尤为严重,即存在一定的可靠性问题。
发明内容
本发明的一目的在于提供一种快闪存储器的缺陷检测方法和耐久测试方法,能够快速检测出所述快闪存储器中存在的浅沟槽隔离结构多晶硅残留缺陷的问题,避免产品在后续使用过程中出现可靠性问题。
本发明的另一目的在于提供一种快闪存储器的制造方法,能够根据检测出的所述快闪存储器中存在的浅沟槽隔离结构多晶硅残留缺陷问题,来调整制造工艺参数,从而避免更多产品存在类似问题,提高快闪存储器的性能和良率。
为解决上述问题,本发明提供一种快闪存储器的缺陷检测方法,包括以下步骤:
选择快闪存储器的奇数扇区或选择所述快闪存储器的偶数扇区,并采用一定的编程电流和一定的编程时间对所选择的扇区进行擦除;
所述擦除的应力使所述快闪存储器中相应的浅沟槽隔离结构中的多晶硅残留与相邻的至少一条字线短接,以检测出具有多晶硅残留的存储单元;
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