[发明专利]半导体元件制造方法

说明书

一种半导体元件制造方法，包含在介电层中形成开口以暴露出基材中的导电区。此半导体元件制造方法进一步包含将掺杂材质的共形层沉积于开口的侧壁与介电层的表面上。此方法进一步包含，通过退火程序，将掺杂材质的共形层的掺杂质扩散进介电层。

技术领域

此揭露是有关于半导体元件及其制造方法。

背景技术

随技术节点下降，接触插头的寄生电容与接触电阻变得越来越难以控制。在较大的技术节点中，硼磷硅玻璃(borophosphosilicate glass,BPSG)或磷硅酸盐玻璃(phosphosilicate,PSG)被使用来作为层间介电(interlayer dielectric,ILD)层材料。较小的技术节点使用流动性二氧化硅(SO₂)作为层间介电层材料。层间介电层材料的介电值决定了埋于层间介电层内导电元件的寄生电容大小。

在一些方法中，流动性二氧化硅经原位程序(in-situ process)掺杂。举例而言，在沉积或是磊晶程序的过程中加入掺杂质，以降低流动性二氧化硅的介电值。在一些方法中，通过将掺杂质植入已成形的层间介电层，使流动性二氧化硅的介电值降低。

发明内容

依据本揭露的多个实施方式，一种半导体元件制造方法其特征在于，包含：于介电层中形成开口以暴露出基材中的导电区；沿开口侧壁沉积具有掺杂材料的共形层；以及通过退火程序将具有掺杂材料的共形层中的掺杂质扩散进介电层。

附图说明

图1为绘示依据一些实施方式的半导体元件的剖面图；

图2为绘示依据一些实施方式的半导体元件制造方法的流程图；

图3A至图3C为绘示依据一些实施方式的半导体元件于不同制造阶段的剖面图。

具体实施方式

应理解，以下揭示内容提供用于实施本揭露的不同特征的诸多不同实施例或实例。下文描述组件及排列的特定实施例或实例以简化本揭露。当然，此等仅是示例性且并非意欲为限制性。举例而言，部件的尺寸不限于所揭示范围或值，而是可取决于元件的制程条件及/或所期望性质。此外，随后的描述中在第二特征上方或在第二特征上形成第一特征可包含其中第一特征及第二特征直接接触形成的实施例且亦可包含其中可插入第一特征及第二特征地形成额外特征以使得第一特征及第二特征可不直接接触的实施例。为简单且清晰起见，各特征可按不同比例而任意绘制。

进一步而言，为了便于描述，本文可使用诸如“下面”、“下方”、“下部”、“上方”、“上部”及类似者等空间相对性术语来描述如图中所图示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图中所描绘的定向外，空间相对性术语意欲囊括使用或操作中的元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用的空间相对性描述词。另外，术语“由…制成”可意指“包括”或“由…组成”。

集成电路(integrated circuit,IC)中元件的表现受寄生电容与接触电阻影响。当寄生电容或接触电阻增加时，信号通过导电单元(如接触插头)的速度下降，因此元件的效能衰减。导电单元埋于介电材料中，通过降低该介电材料的k值可降低寄生电容。通过增加导电单元与栅极或源极/漏极(source/drain,S/D)区间介面的导电性可降低接触电阻。

将掺杂质引入介电材料有助于降低介电材料的k值并且增加导电单元与栅极或源极/漏极区间介面的导电性。在一些例子中，掺杂质包含n型或p型掺杂质，如磷化合物或硼。