[发明专利]一种基于芯片内部导线熔断原理的PUF方案及电路实现

权利要求书

1.一种基于芯片内部导线熔断原理的PUF方案及电路实现，其核心包括：

芯片内部以正温度系数（随温度升高其电阻变大）导电材质形成的M组（M大于等于1）电路连接线，且导线上有呈串连关系的N处（N大于等于2）线宽尺寸相对电路连线上其它位置较为细小的形状设计。

2.根据权利要求1所述，其特征在于，所述电路连线是集成在芯片内部的，进一步地，所述电路连线的材质具有正温度系数特性，即电路连线电阻随其温度的升高而变大。

3.根据权利要求1所述，其特征在于，所述每组电路连线上有N处线宽的尺寸被设计的相对电路连线上其它位置更加细小。

4.进一步地，所述N处线宽尺寸较细小的位置在电路连线上呈串联关系。

5.根据权利要求3所述，其特征在于，所述每组电路连线尺寸及其上N处细小位置的线宽尺寸选择合适值，以满足：在每组电路连线两端施加合适的电压时，电路连线上产生的电流并发热，在合适的时间内可以熔断电路连线上的N处尺寸细小位置中的某一处（极小概率下某几处），而电路连线其它位置不会被熔断。

6.根据权利要求3所述，其特征在于，芯片生产制造时，每组电路连线上N处线宽尺寸细小位置的具体尺寸值的目标值是一致的，且选择合适的目标尺寸值，使在芯片生产制造过程中，不可避免的生产制造精度偏差引入的电路连线上N处线宽尺寸细小位置的实际尺寸在合适的范围内变化，以满足：如权利要求5所述，在每组电路连线两端施加电压时，电路连线上N处线宽尺寸细小处因线路发热而被熔断的几率完全由生产制造工艺的偏差导致线宽尺寸的实际值决定。

7.根据权利要求1所述，其特征在于，所述M组电路连线上N乘M处线宽尺寸细小的形状设计在整个芯片上所处的位置呈随机分布，且间距足够大，以满足：每个线宽尺寸细小处受制造工艺的影响之间没有相关性。

8.根据权利要求1所述，进一步地其特征在于，一种基于芯片内导线熔断原理的PUF方案及电路实现，每组电路连线包含一套用于在电路连线通电熔断后，判断其上N处线宽尺寸细小位置中具体哪一处被熔断的逻辑电路。

9.根据权利要求7所述，进一步其特征在于，检测熔断位置的逻辑电路，使其编码值是熔断位置的某种复杂映射关系，映射关系包括但不限于：哈希算法。