[发明专利]半导体装置及其制造方法

说明书

本申请公开一种半导体装置及其制造方法，其中半导体装置包含一第一半导体晶粒以及以一水平偏移方式堆迭至该第一半导体晶粒上的一第二半导体晶粒。该第一半导体晶粒包含一第一芯片选择终端以及电性连接至该第一芯片选择终端的一第一下终端。该第二半导体晶粒包含一第二芯片选择终端及一第二下终端，该第二芯片选择终端经由该第二下终端而电性连接至该第一半导体晶粒的一第一上终端。电性连接至该第二芯片选择终端的该第一上终端与电性连接至该第一芯片选择终端的该第一下终端电性隔离。

技术领域

本公开涉及一种半导体装置及其制造方法，特别关于一种具有多个水平偏移的半导体晶粒的半导体装置及其制造方法。

背景技术

芯片堆迭技术使得两个芯片可配置得更彼此靠近，因而使得该两芯片之间的数据传输更快速且消耗较低功率。存储器芯片可堆迭在一起，以得到具有大储存容量的存储器模块。除了堆迭两个相同芯片之外，亦可堆迭两个不同功能的芯片，以产生提供多重功能的组合。

在存储器芯片堆迭中，各个存储器芯片具有芯片选择(chip selection，CS)终端，其是用以使能该存储器芯片。例如，DRAM芯片可具有列位址选通(row address strobe，RAS)、栏位址选通(column address strobe(CAS)或是芯片选择接脚(chip selectionpin，CSP)作为芯片选择终端。当信号施加于存储器芯片堆迭中的芯片的芯片选择终端时，可存取该芯片，而无法存取该堆迭中的其他芯片。

在现有技术中，施加于存储器芯片堆迭的芯片选择终端的信号会经由线路(wire)传送。此线路的形成需要额外制程，当生产越来越精密的产品时，这会增加信号迹线瑕疵的风险。再者，长线路因占据较大空间而造成信号延迟，并且形成较大的芯片封装尺寸。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的实施例提供一种半导体装置，包括一第一半导体晶粒；以一水平偏移方式附接至该第一半导体晶粒上的一第二半导体晶粒；其中该第一半导体晶粒包括一第一芯片选择终端以及电性连接至该第一芯片选择终端的一第一下终端；其中该第二半导体晶粒包括一第二芯片选择终端及一第二下终端，该第二芯片选择终端经由该第二下终端而电性连接至该第一半导体晶粒的一第一上终端，以及电性连接至该第二芯片选择终端的该第一上终端与电性连接至该第一芯片选择终端的该第一下终端电性隔离。

在本公开的一些实施例中，该第一半导体晶粒包括多个第一上终端、多个第一下终端、以及电性连接所述第一上终端与所述第一下终端的多个第一连接插塞；以及第二半导体晶粒包括多个第二上终端、多个第二下终端、以及电性连接所述第二上终端与所述第二下终端的多个第二连接插塞。

在本公开的一些实施例中，该第一半导体晶粒包括一第一芯片选择插塞，电性连接该第一芯片选择终端与所述第一下终端之一。

在本公开的一些实施例中，该第一芯片选择插塞未对准且未电性连接至该第二半导体晶粒的所述第二连接插塞的任何一个。

在本公开的一些实施例中，该第二半导体晶粒包括一第二芯片选择插塞，电性连接该第二芯片选择终端与所述第二下终端之一。

在本公开的一些实施例中，该第二芯片选择插塞对准且电性连接至该第一半导体晶粒的所述第一连接插塞之一。

在本公开的一些实施例中，该第一半导体晶粒包括一基板，该第一芯片选择终端位于该基板上方，以及该第一芯片选择插塞穿过该基板以接触所述第一下终端之一。

在本公开的一些实施例中，该第一半导体晶粒包括一基板与一电路部分，该第一芯片选择插塞穿过该基板，以及该第一连接插塞穿过该基板与该电路部分。