[发明专利]经封装装置以及形成经封装装置的方法

说明书

本发明实施例提供一种经封装装置，所述经封装装置包括：第一介电层、第二介电层以及第三介电层；第二介电层形成于所述第一介电层之上，包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔；第三介电层形成于所述第二介电层之上，包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。

技术领域

本发明实施例涉及一种经封装装置以及形成经封装装置的方法。

背景技术

自集成电路的发明以来，半导体行业已因各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高而经历持续快速的发展。很大程度上，集成密度上的这些提高来源于最小特征尺寸(minimum feature size)的连番减小，这使得更多组件能够集成至给定芯片区域中。

这些集成上的提高基本上是二维(two-dimensional，2D)性质的，因为集成组件占据的体积基本上位于半导体晶片的表面上。尽管微影的明显改善已使得二维集成电路的形成得到相当大的改善，然而，可在二维中实现的密度存在实体限制。这些限制中的一者是制作这些组件所需要的最小尺寸。此外，当将更多装置置于一个芯片中时，需要更复杂的设计。另一限制来源于各装置之间的内连线的数目及长度随装置的数目的增加而显著增加。当内连线的数目及长度增加时，电路电阻电容(resistance-capacitance， RC)延迟及功耗二者均会增大。

三维集成电路(three-dimensional integrated circuit，3DIC)据此而形成，其中可堆叠有两个管芯或封装件，在所述管芯或封装件中的一者中形成有将另一管芯连接至另一衬底的硅穿孔(through-silicon via，TSV)。叠层封装(Package on Package，PoP)因能够实现更高密度的电子产品而正成为日益流行的集成电路封装技术。然而，传统的叠层封装一般需要利用混合耦合方法(例如，球栅阵列封装(ball grid array，BGA)方法与打线接合(wire bonding)方法的组合)来堆叠两个或更多个管芯或封装件。因此，可能对封装管芯/封装件的各种特性(例如，电触点的数目、电性能、抗挠性 (stiffness)等)产生不利影响。

发明内容

本发明实施例是针对一种经封装装置以及形成经封装装置的方法，可增加在有限基板面上电触点的数目、降低所形成的电连接路径的阻抗。

根据本发明实施例，一种经封装装置包括第一介电层、第二介电层及第三介电层。第二介电层形成于所述第一介电层之上，并包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔。第三介电层形成于所述第二介电层之上，并包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。

附图说明

图1是根据本发明某些实施例的形成堆叠有一个或多个扇出型结构的经封装装置衬底(封装件)的方法的流程图。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、及图2K根据本发明某些实施例说明经封装装置衬底(封装件)在各种制作阶段处的剖视图。

图2L根据本发明某些实施例说明堆叠有扇出型结构的经封装装置衬底 (封装件)的剖视图。

图3根据本发明某些实施例说明图2K所示的示例性扇出型结构的剖视图。

图4根据本发明某些实施例说明图2K所示的另一示例性扇出型结构的剖视图。

图5根据本发明某些实施例说明图2K所示的又一示例性扇出型结构的剖视图。

图6A根据本发明某些实施例说明通过混合接合技术而彼此耦合的两个结构的剖视图。

图6B根据本发明某些实施例说明用于混合接合两个结构的方法的示例性流程图。