[发明专利]半导体存储装置

说明书

相关申请

本申请享受以美国临时专利申请62/393,150号(申请日：2016年9月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

提出一种三维结构的存储设备，在积层着多层电极层的积层体形成存储器孔，且该存储器孔内沿着积层体的积层方向延伸设置着电荷累积膜及通道。电极层是通过在去除积层体的一部分而成的空洞内埋入金属等而形成。为了避免因为空洞的产生而积层体弯曲从而电极层变形，在积层体内设置着柱状的支撑体。担忧会经由这样的支撑体产生短路。

发明内容

实施方式提供一种可靠性较高的半导体存储装置。

实施方式的半导体存储装置具备衬底、积层体、柱状部、及绝缘膜。所述积层体设置在所述衬底上，具有各自隔开而积层的多层电极层。所述柱状部具有设置在所述积层体内，沿着所述多层电极层的积层方向延伸的第1半导体部。所述绝缘膜覆盖所述柱状部的底部。

附图说明

图1是表示实施方式的半导体存储装置的剖视图。

图2是图1的区域A的放大图。

图3是表示实施方式的半导体存储装置的俯视图。

图4～图17是表示实施方式的半导体存储装置的制造方法的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。另外，在各附图中，对相同要素标注相同符号。

(实施方式)

图1是表示实施方式的半导体存储装置的剖视图。

图2是图1的区域A的放大图。

如图1所示，半导体存储装置1具有积层体15、柱状部55、及柱状部50。

积层体15设置在半导体衬底10上。半导体衬底10例如包含硅(Si)。半导体衬底10具有P型衬底10a、N-Well(N-阱)区域10b、及P-well(P-阱)区域10c。N-well区域10b形成在P型衬底10a上，P-well区域10c形成在N-well区域10b上。

另外，在本说明书中，将相对于半导体衬底10的上表面10A平行的方向，且相互正交的2方向设为X方向及Y方向。将相对于X方向及Y方向的双方正交的方向设为Z方向。

积层体15具有多层电极层41、和多层绝缘层40。多层电极层41中位于最下层的电极层41是源极侧选择栅极SGS，介隔绝缘层40设置在半导体衬底10上。多层电极层41中位于最上层的电极层41是漏极侧选择栅极SGD。多层电极层41中设置在最下层的电极层41(源极侧选择栅极SGS)、与最上层的电极层41(漏极侧选择栅极SGD)之间的电极层41是字线WL。电极层41例如包含钨(W)等金属。电极层41的积层数为任意。

绝缘层40设置在各电极层41之间。绝缘层40例如包含氧化硅(SiO)。

积层体15具有中央部15A、及端部15B。在中央部15A内设置着柱状部55，在端部15B内设置着柱状部50。端部15B的形状为对每一电极层41设着阶差的阶梯状(参照图3)。中央部15A与端部15B沿着Y方向配置。

在积层体15的中央部15A上，依次设置着绝缘层42、43、44。绝缘层42、43、44例如包含氧化硅。

在积层体15的端部15B上，以覆盖端部15B的方式设置着绝缘层45。绝缘层45例如包含氧化硅。在绝缘层45上，依次设置着绝缘层42、43、44。

柱状部55在积层体15的中央部15A内设有多个。柱状部55在中央部15A内沿着Z方向延伸。柱状部55例如形成为圆柱状、或椭圆柱状。

柱状部55具有芯部60、通道20、及存储器膜24。

芯部60例如包含氧化硅。芯部60的形状例如为圆柱状。

在芯部60的上端，设置着插塞部61。插塞部61位于绝缘层42、43内，其周围被通道20包围。插塞部61例如包含使非晶硅结晶化而成的多晶硅。

通道20设置在芯部60的周围。通道20为半导体部，具有主体20a、与覆盖层20b。主体20a的形状例如为有底的筒状。覆盖层20b设置在主体20a的周围。覆盖层20b的形状例如为筒状。

主体20a及覆盖层20b包含硅、例如使非晶硅结晶化而成的多晶硅。