[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，包括：形成基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述源漏掺杂区的第一连接层；在所述栅极结构露出的基底上形成介质层，所述介质层覆盖所述第一连接层；在所述介质层内形成接触孔，所述接触孔露出所述第一连接层；在所述接触孔内形成与所述第一连接层相连的插塞。本发明技术方案能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术

在集成电路制造过程中，形成半导体器件结构后，需要将各半导体器件连接在一起形成电路。随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作常规电路所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与半导体器件结构的导通是通过互连结构实现的。互连结构包括互连线和位于接触孔内的插塞，接触孔内的插塞用于连接半导体器件，互连线将不同半导体器件上的插塞连接起来，从而形成电路。

随着集成电路工艺节点不断缩小，器件尺寸的减小、插塞的接触面积越来越小，插塞与半导体器件之间的接触电阻随之增大，影响了所形成半导体结构的电学性能。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以减小接触电阻。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述源漏掺杂区的第一连接层；在所述栅极结构露出的基底上形成介质层，所述介质层覆盖所述第一连接层；在所述介质层内形成接触孔，所述接触孔露出所述第一连接层；在所述接触孔内形成与所述第一连接层相连的插塞。

相应的，本发明还提供一种半导体结构，包括：

基底；位于所述基底上的栅极结构；位于所述栅极结构两侧基底内的源漏掺杂区；位于所述栅极结构露出基底上的介质层。位于所述源漏掺杂区上的插塞，所述插塞贯穿所述介质层；位于所述插塞露出源漏掺杂区上的第一连接层，所述第一连接层与所述插塞相连。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案，在形成源漏掺杂区之后，形成介质层之前，形成覆盖所述源漏掺杂区的第一连接层；形成的接触孔贯穿所述介质层和所述第一连接层，所述接触孔的侧壁露出所述第一连接层；且在所述接触孔内形成与所述第一连接层相连的插塞。由于所述第一连接层在形成介质层之前形成，而且所述接触孔侧壁露出所述第一连接层，因此所述第一连接层能够与接触孔未露出的部分源漏掺杂区实现连接，与所述第一连接层相连的插塞能够通过所述第一连接层实现与接触孔未露出部分源漏掺杂区实现连接，所述第一连接层覆盖源漏掺杂区的面积并不受到接触孔露出源漏掺杂区面积的限制，所以所述第一连接层的设置能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。

本发明可选方案中，所述形成所述接触孔之后，形成所述插塞之前，所述形成方法还包括：在所述接触孔底部形成覆盖所述源漏掺杂区的第二连接层，所述第二连接层与所述第一连接层相接触；在底部形成有第二连接层的接触孔内形成所述插塞。所以所述插塞通过所述第二连接层和所述第一连接层实现与所述源漏掺杂区之间的电连接；所以所述第二连接层和所述第一连接层的设置能够有效增大覆盖有连接层的所述源漏掺杂区面积，从而有利于减小所述插塞和所述源漏掺杂区之间接触电阻，有利于提高所形成半导体结构的性能。