[发明专利]半导体装置的制造方法

说明书

本发明提供一种更高效地以树脂密封半导体芯片积层体的半导体装置的制造方法。所述半导体装置的制造方法是在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层，在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体，将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极，在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体，将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。

相关申请

本申请享有以日本专利申请2016-176671号(申请日：2016年9月9日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法。

背景技术

在NAND(NOR-AND：与非)型闪存等要求高容量的器件中，提出有将半导体芯片多段积层并树脂密封的方法。关于各半导体芯片，为使信号提取的传递速度更高速化，而基于TSV(Through Silicon VIA：硅穿孔)方式的积层方式受到关注。

发明内容

本发明的实施方式提供一种更高效地以树脂密封半导体芯片积层体的半导体装置的制造方法。

实施方式的半导体装置的制造方法是在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层，在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体，将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极，在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体，将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。

附图说明

图1是表示第1实施方式的半导体装置的构成的剖视图。

图2是表示第1实施方式的半导体装置的构成的剖视图。

图3(a)及(b)是说明第1实施方式的半导体装置的制造方法的图。

图4(a)及(b)是说明第1实施方式的半导体装置的制造方法的图。

图5是说明第1实施方式的半导体装置的制造方法的图。

图6是说明第1实施方式的半导体装置的制造方法的图。

图7是说明第1实施方式的半导体装置的制造方法的图。

图8是表示第2实施方式的半导体装置的构成的图。

图9(a)及(b)是说明第2实施方式的半导体装置的制造方法的图。

图10(a)及(b)是说明第2实施方式的半导体装置的制造方法的图。

具体实施方式

(第1实施方式)

以下，参照图1至图7对第1实施方式的半导体装置进行说明。另外，在以下的附图的记载中，对相同的部分以相同的符号表示。但是，附图为示意性图，厚度与平面尺寸的关系、比率等与实物不同。

图1是表示第1实施方式的半导体装置的构成的剖视图。如图1所示，本实施方式的半导体装置具备包含支撑衬底1、半导体芯片2、贯通电极3、半导体芯片4(逻辑LSI(Large-scale integrated circuit：大规模集成电路))及金属凸块5的芯片积层体、配线衬底6以及树脂模具7。