[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底上具有鳍部；在所述鳍部上形成栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；进行第一刻蚀处理，在所述栅极结构两侧的鳍部内形成开口；对所述形成有开口的鳍部进行静电放电注入，在所述鳍部内形成静电放电掺杂区，所述静电放电掺杂区内具有第一类型离子；在所述开口内形成应力层，以形成位于所述静电放电掺杂区上的源漏掺杂区，所述源漏掺杂区内具有第二类型离子。本发明技术方案有效提高所形成应力层的质量，减少源漏掺杂区形成过程中应力层释放的应力，有利于改善所形成应力层的性能，有利于提高所形成半导体结构的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS 器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。

为了进一步缩小MOS器件的尺寸，人们发展了多面栅场效应晶体管结构，以提高MOS器件栅极的控制能力，抑制短沟道效应。其中鳍式场效应晶体管就是一种常见的多面栅结构晶体管。

鳍式场效应晶体管为立体结构，包括衬底，所述衬底上形成有一个或多个凸出的鳍，鳍之间设置有绝缘隔离部件；栅极横跨于鳍上且覆盖所述鳍的顶部和侧壁。由于这种立体结构与传统平面结构的晶体管具有较大区别，部分工艺如果操作不当可能对形成器件的电学性能造成很大影响。

此外，随着半导体工艺技术能力的不断提高，半导体器件的尺寸不断缩小。静电放电(Electrostatic Discharge，ESD)对半导体集成电路的危害变得原来越显著。而且随着半导体芯片的广泛运用，导致半导体芯片受到静电损伤的因素也越来越多。据统计，集成电路失效的产品中35％是由于静电放电问题所引起的。所以为了调节结击穿电压(thejunction breakdown voltage)，调节静电放电器件的触发电压(trigger voltage)，在形成半导体结构的过程中，需要进行静电放电注入。

但是引入静电放电注入的半导体结构，往往存在电学性能不良的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底上具有鳍部；在所述鳍部上形成栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；进行第一刻蚀处理，在所述栅极结构两侧的鳍部内形成开口；对所述形成有开口的鳍部进行静电放电注入，在所述鳍部内形成静电放电掺杂区，所述静电放电掺杂区内具有第一类型离子；在所述开口内形成应力层，以形成位于所述静电放电掺杂区上的源漏掺杂区，所述源漏掺杂区内具有第二类型离子。

可选的，进行第一刻蚀处理的步骤包括：进行第一刻蚀处理，在所述栅极结构两侧的鳍部内形成深度在15nm到40nm范围内的开口。

可选的，进行第一刻蚀处理的步骤包括：通过干法方式进行所述第一刻蚀处理。

可选的，对所述形成有开口的鳍部进行静电放电注入的步骤中，所述半导体结构为NMOS器件时，工艺参数为：注入离子为B，注入能量在3KeV到 15KeV范围内，注入剂量在1.0E12atom/cm²到2.0E15atom/cm²范围内；所述半导体结构为PMOS器件时，工艺参数为：注入离子为P，注入能量在5KeV到 30KeV范围内，注入剂量在1.0E12atom/cm²到2.0E15atom/cm²范围内。