[发明专利]用于增加半导体单元阵列中的组装密度的系统和方法

说明书

相关申请的交叉引用

本公开根据35U.S.C.§119(e)要求于2015年6月4日提交的美国临时申请No.62/170,931和于2016年6月2日提交的美国申请No.15/171,311的权益，其全部内容通过引用并入本文。

技术领域

本公开总体上涉及在半导体单元阵列中的器件之间提供隔离，并且更具体地涉及增加晶体管阵列中的组装密度。

背景技术

晶体管阵列包括共享相同衬底的多个晶体管，并且通常用于诸如功能生成和放大等应用中。由于相邻器件之间所要求的最小间隔，现有的半导体单元阵列通常被限制为具有相对较大的尺寸。该最小间隔导致每个器件单元的覆盖面积相对较大，这又导致整个阵列具有大的尺寸。

通常希望减少阵列中相邻器件之间的漏电。减少或防止相邻晶体管之间电流泄漏的一种方法是使用硅的局部氧化(LOCOS)。在LOCOS工艺中，晶体管周围的某些区域经受热氧化，从而产生陷入硅晶片表面内和下方的氧化硅绝缘结构。LOCOS的一个缺点是氧化硅绝缘结构相对较大，使得相对少量的晶体管可以形成在单个晶片上。防止相邻晶体管之间的电流泄漏的另一种方法是在器件制造期间使用浅沟槽隔离(STI)。在STI工艺期间，在硅中蚀刻沟槽的图案，并且将电介质材料沉积到沟槽中，随后去除多余的电介质材料。

发明内容

鉴于上述情况，提供了用于使用和制造半导体器件的系统和方法。

根据本公开的一个方面，一种半导体器件包括晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管(1)被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(2)具有与相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(3)具有与相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。

在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。

在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。

在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。

在一些实现中，半导体器件还包括多个浅沟槽，其中多个浅沟槽中的每个浅沟槽被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。至少有一些浅沟槽可以被掩埋在硅层底下。

在一些实现中，半导体器件还包括多个气隙，其中多个气隙中的每个气隙被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。多个气隙中的每个可以被掩埋在硅层底下。

在一些实现中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。

根据本公开的一个方面，描述了一种制造半导体器件的方法。该方法包括形成晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管。该方法还包括：使相应的晶体管的源极区域与相应的第一相邻晶体管的源极区域共享第一触点，并且使相应的晶体管的漏极区域与相应的第二相邻晶体管的漏极区域共享第二触点。

在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。

在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。

在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。