[发明专利]半导体装置及其制造方法

说明书

【课题】提供一种能够抑制过电压保护二极管的耐压变动的半导体装置及其制造方法。【解决手段】实施方式涉及的半导体装置1包括：导电性的半导体基板2；绝缘膜4，形成在半导体基板2上；过电压保护二极管5，形成在绝缘膜4上，并且其N型半导体层5a与P型半导体层5b邻接配置；以及绝缘膜15，覆盖过电压保护二极管5，其中，P型半导体层5b中P型掺杂物的浓度，比N型半导体层5a中N型掺杂物的浓度更低，P型掺杂物的浓度峰值位于界面区域F1与界面区域F2之间的非界面区域G上。

技术领域

本发明涉及半导体装置，具体为涉及具有MOS(Metal-Oxide-Semiconductor)构造的，并且设置有过电压保护二极管的半导体装置及其制造方法。

背景技术

以往，具有IGBT(Insulated Gate Bipolar Transistor)或MOSFET(MOS FieldEffect Transistor)等的，所谓具有MOS构造的半导体装置已被普遍认知。在这样的MOS型半导体装置中，作为过电压保护的应对措施，使用的是由串联而成的稳压二极管(Zenerdiode)构成的过电压保护二极管。具体来说，该过电压保护二极管是由交替地相邻配置的N型半导体层与P型半导体层所构成的(例如参照专利文献1)。而IGBT则是在集电极端子与栅极端子之间，或栅极端子与发射极端子之间设置有过电压保护二极管。

如图11所示，过电压保护二极管的P型半导体层50b(以及N型半导体层)在被配置在形成于半导体基板120上的绝缘膜140上的同时，被绝缘膜150所覆盖。即，过电压保护二极管被两个绝缘膜140以及150包夹。

通常，在过电压保护二极管中，P型半导体层中的P型掺杂物浓度比N型半导体层中的N型掺杂物浓度更低。因此，过电压保护二极管的耐压(齐纳电压)是通过P型掺杂物浓度的高浓度区域(浓度最高值)的位置而决定的。以往的过电压保护二极管如图11所示，P型掺杂物的浓度在P型半导体层50b与绝缘膜150之间的界面区域F10处为最大值。因此，过电压保护二极管会在界面区域F10处齐纳击穿(Breakdown)。

先行技术文献

专利文献1：特开2009-111304号公报

然而，在MOS型半导体装置的制造过程(加热工序等)中，会发生：绝缘膜150中含有的纳等的可动离子以及硼等的掺杂物移动到P型半导体层50b中、或相反地，P型半导体层50b的界面区域F10中的硼等的掺杂物移动到绝缘膜150中。像这样，可动离子以及掺杂物的移动会导致界面区域F10的电位发生变化，从而导致P型半导体层50b中的载流子浓度(空穴浓度)的分布发生变化。这样就与P型掺杂物浓度的高浓度区域的位置发生变动成为了同样的状态。其结果就是：过电压保护二极管的耐压会发生大的变动。以往，对可动离子以及掺杂物的移动进行控制是较为困难的，因此也就很难使过电压保护二极管的耐压处于稳定状态。

本发明鉴于上述课题，目的是提供一种能够对过电压保护二极管的耐压变动进行抑制的半导体装置及其制造方法。

发明内容

本发明涉及的半导体装置，其特征在于，包括：

导电性的半导体基板；

第一绝缘膜，形成在所述半导体基板上；

齐纳二极管，形成在所述第一绝缘膜上，并且其N型半导体层与P型半导体层邻接配置；以及

第二绝缘膜，覆盖所述齐纳二极管，

其中，所述P型半导体层中P型掺杂物的浓度，比所述N型半导体层中N型掺杂物的浓度更低，

所述P型掺杂物的浓度峰值位于：作为所述P型半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述P型半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上。

另外，在所述半导体装置中，也可以是：