[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；在所述凹槽中形成嵌入式锗硅层。本发明提出半导体器件的制造方法，可以避免产生光刻胶的负载效应。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。

常规上，CMOS器件制造技术中将PMOS和NMOS分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。嵌入式锗硅工艺一般包括：刻蚀PMOS源/漏极形成源/漏区凹槽，然后在源/漏区凹槽内部外延SiGe层来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。

然而，现有的嵌入式锗硅工艺存在着一定的问题。由于同一晶圆上器件排布密度不同，器件密集区(Dense area)和器件稀疏区(ISO area)的源/漏区凹槽密度不同，因而会造成光刻胶的负载效应，降低器件密集区的刻蚀精度。

因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，所述PMOS区和NMOS区上形成有栅极结构；

在所述半导体衬底和所述栅极结构上沉积第一硬掩膜层，并在所述第一硬掩膜层上沉积第二硬掩膜层；

执行刻蚀，以去除位于所述PMOS区的第二硬掩膜层；

刻蚀位于PMOS区的第一硬掩膜层，以在PMOS区栅极结构侧壁上形成硬掩膜侧墙；

以剩余的第一硬掩膜层及第二硬掩膜层为掩膜刻蚀所述PMOS区暴露的半导体衬底，以形成凹槽；

在所述凹槽中形成嵌入式锗硅层。

示例性地，去除位于所述PMOS区的第二硬掩膜层的步骤包括：

在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层的窗口暴露所述PMOS区的位置；

以所述图案化的光刻胶层为掩膜执行干法刻蚀，以去除位于所述PMOS区的第二硬掩膜层；以及

执行灰化工艺，以去除所述光刻胶层。

示例性地，所述第一硬掩膜层为氮化硅层。

示例性地，所述第一硬掩膜层的厚度为5-20nm。

示例性地，所述第二硬掩膜层为氧化物层。

示例性地，所述第二硬掩膜层的厚度为5-10nm。

示例性地，形成所述凹槽的方法包括：