[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，其内包含有多个存储单元。该半导体元件还包含多个第一连接结构、多个第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极、以及多个分别设置于该多个第一连接结构上的虚设电极。该多个第一连接结构分别包含有一导电部分与一第一金属部分，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位线存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程续区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。

随着DRAM的集成度提高，各存储单元之内与各存储单元之间的电连接的建置益发困难。此外，由于DRAM是由数目庞大的存储单元(memory cell)聚集形成的阵列区，因此包含存储器元件与其他逻辑元件的基底更面临不同区域图案密度不同而造成的制作工艺良率问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。

发明内容

本发明的一目的在于改善制作工艺良率的半导体存储器元件及其制作方法。

为达上述目的，本发明提供一种半导体元件。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元。该半导体元件还包含多个设置于该存储器区域内的该基底上的第一连接结构、多个设置于该存储器区域内的该基底上且与该多个存储单元电连接的第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极(storage node)、以及多个分别设置于该多个第一连接结构上的虚设电极(dummy node)。该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间。该多个第二连接结构分别包含有该导电部分与一第二金属部分，且该导电部分夹设于该第二金属部分与该基底之间。该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。