[发明专利]整合扇出型封装及其制造方法

说明书

技术领域

本发明的实施例涉及一种半导体组件及其制造方法，尤其涉及一种整合扇出型封装及其制造方法。

背景技术

由于不同电子组件(例如是晶体管、二极管、电阻、电容等)的积体密度持续地增进，半导体工业经历了快速成长。大部分而言，积体密度的增进是来自于最小特征尺寸(feature size)上不断地缩减，这允许更多的较小组件整合到一给定区域内。较小的电子组件会需要面积比以往的封装更小的较小封装。半导体组件的其中一部分较小型式的封装包括有四面扁平封装(quad flat packages，QFPs)、接脚栅格数组(pin grid array，PGA)封装、球栅数组(ball grid array，BGA)封装等等。

目前，整合扇出型封装由于其密实度(compactness)而趋于热门。在包含有多个被封装胶体所包覆的芯片的整合扇出型封装中，芯片与制作于封装胶体上的重布线路结构之间的电连接的信赖性会因为芯片的厚度差异而恶化。如何增加整合扇出型封装的制造良率为研发人员高度关注的议题。

发明内容

本发明的实施例提供一种整合扇出型封装，其包括芯片模块、第二集成电路、第二绝缘包封体以及重布线路结构。芯片模块包括第一绝缘包封体以及至少一嵌于第一绝缘包封体中的第一集成电路。第一集成电路包括第一表面以及分布于第一表面上的多个第一导电端子。第二集成电路包括第二表面以及分布于第二表面上的多个第二导电端子。芯片模块与第二集成电路嵌于第二绝缘包封体中。第一导电端子以及第二导电端子藉由第一绝缘包封体以及第二绝缘包封体而暴 露。重布线路结构覆盖第一表面、第二表面、第一绝缘包封体以及第二绝缘包封体。重布线路结构与第一导电端子以及第二导电端子电性连接。

附图说明

图1A至图1E为依照一些实施例所绘示的芯片模块的一种制造流程；

图2A至图2E为依照一些实施例所绘示的芯片模块的另一种制造流程；

图3A至图3E为依照一些实施例所绘示的芯片模块的又一种制造流程；

图4至图10为依照一些实施例所绘示的一种整合扇出型封装的制造流程剖视图；

图11至图13为依照不同实施例所绘示的不同整合扇出型封装的剖视图。

附图标记：

100、100B、100C：芯片模块

100A、100D、100E：多芯片模块

110：第一集成电路

112：第一表面

114：第一导电端子

120a、120b、120a'、120b”：绝缘材料

120c、120c'、120c”：第一绝缘包封体

130：介电材料

130a、130a'：第一介电层

200：第二集成电路

202：第二表面

204：第二导电端子

210、210'：第二介电层

220：绝缘材料

220a：第二绝缘包封体

230：重布线路结构

240：导电球或凸块

250：无源组件

C：载板

DB：剥离层

CV：凹槽

H：固定架

P1、P2、P2'、P2”：预成形结构

TP：膜片

TH：第一贯孔

TH'：第二贯孔

SUB：衬底

AD：黏着层

具体实施方式

以下发明内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及设置的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，于以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且亦可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本发明在各种实例中可使用相同的组件符号和/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或设置本身之间的关系。