[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路，更具体地涉及半导体器件及其制造工艺。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。Fin FET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。在鳍器件上方以及沿着鳍器件的侧面(例如，包裹)形成栅极，利用沟道和源极/漏极区域的增大的表面积的优势，以产生更快，更可靠和更易控制的半导体晶体管器件。此外，利用选择性生长的硅锗(SiGe)的FinFET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移率。例如，施加至PMOS器件的沟道的压缩应力有利地增强沟道中的空穴迁移率。类似地，施加至NMOS器件的沟道的拉伸应力有利地增强沟道中的电子迁移率。

然而，在互补金属氧化物半导体(CMOS)制造中实现这样的部件和工艺存在挑战。

发明内容

本发明的实施例提供了一种半导体器件，包括：鳍结构，用于鳍式场效应晶体管(FET)，所述鳍结构包括突出于衬底的基层、设置在所述基层上方的中间层以及设置在所述中间层上方的上层；第一保护层；以及第二保护层，由与所述第一保护层的不同的材料制成，其中：所述中间层包括设置在所述基层上方的第一半导体层，所述第一保护层覆盖了所述第一半导体层的至少侧壁，以及所述第二保护层覆盖了所述第一保护层的至少侧壁。

本发明的另一实施例提供了一种半导体器件，包括：第一鳍结构，用于第一鳍式场效应晶体管(FET)，所述第一鳍结构包括：第一基层，突出于衬底；第一中间层和第一沟道层，所述第一中间层设置在所述第一基层上方并且所述的第一沟道层设置在所述第一中间层上方；第一保护层；和第二保护层，由与所述第一保护层的不同的材料制成；第二鳍结构，用于第二鳍式场效应晶体管，所述第二鳍结构包括：第二基层，突出于所述衬底；第二中间层和第二沟道层，所述第二中间层设置在所述第二基层上方并且所述第二沟道层设置在所述第二中间层上方；第三保护层，和第四保护层，由与所述第三保护层的不同的材料制成，其中：所述第一沟道层由SiGe制成，所述第一中间层包括设置在所述第一基层上方的第一半导体层和设置在所述第一半导体层上方的第二半导体层，所述第一保护层覆盖了所述第一基层的侧壁、所述第一半导体层的侧壁和所述第二半导体层的部分的侧壁，所述第二保护层覆盖了所述第一保护层的至少侧壁，所述第三保护层覆盖了所述第二基层的至少侧壁、所述第二中间层的侧壁和所述第二沟道层的侧壁，以及所述第四保护层覆盖了所述第三保护层的至少侧壁。

本发明的又一实施例提供了一种用于制造半导体器件的方法，包括：形成鳍结构，所述鳍结构包括下层、设置在所述下层上方的中间层和设置在所述中间层上方的上层；在所述鳍结构的至少侧壁上形成第一保护层；在所述第一保护层的至少侧壁上形成第二保护层以覆盖所述第一保护层的所述侧壁，所述第二保护层由与所述第一保护层的不同的材料制成；去除所述第二保护层的上部从而剩余所述第二保护层的下部并且暴露所述第一保护层的上部；去除所述第一保护层的暴露的上部的部分从而剩余由所述第二保护层的剩余的下部覆盖的所述第一保护层的下部；以及形成隔离绝缘层，从而使得具有所述第二保护层和所述第一保护层的所述鳍结构嵌入在所述隔离绝缘层内。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的一个实施例的Fin FET器件的示例性截面图；

图2至图14示出了根据本发明的实施例的用于制造Fin FET器件的示例性工艺；

图15是根据本发明的另一实施例的Fin FET器件的示例性截面图；以及

图16至图27示出了根据本发明的另一实施例的用于制造Fin FET器件的示例性工艺。

具体实施方式