[发明专利]一种半导体器件及其制作方法和电子装置

说明书

本发明提供了一种半导体器件及其制作方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，在所述半导体衬底和所述栅极结构的侧壁上形成有接触孔蚀刻停止层，在所述接触孔蚀刻停止层上形成有第一介电层，以填充所述栅极结构之间的间隙；蚀刻去除所述栅极结构的侧壁上的所述接触孔蚀刻停止层，以在所述栅极结构和所述第一介电层之间形成沟槽；在所述沟槽中形成热降解聚合物，以填充所述沟槽；沉积第二介电层，以覆盖所述第一介电层、所述热降解聚合物和所述栅极结构；在所述栅极结构的外侧和/或所述栅极结构上形成接触插塞；执行加热步骤，以降解所述热降解聚合物，在所述栅极结构的外侧形成空气间隙。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子装置。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元。

随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，器件关键尺寸的不断缩小使得栅介质等效氧化物厚度已小至纳米数量级，使器件制备面临极大的挑战。为此，现有技术已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和SiO₂(或SiON)栅介质。

半导体器件尺寸的不断缩小使得器件中的寄生电容不断增加，例如在半导体器件中栅极与衬底之间的电容、栅极与源漏之间的电容、栅极与第一介电层之间的电容以及栅极与接触插塞之间的电容均不容程度的增加，特别是栅极与源漏之间的电容和栅极与接触插塞之间的电容严重影响了器件的性能。

因此需要对目前所述半导体器件的制作方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供了一种半导体器件的制作方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有若干栅极结构，在所述半导体衬底和所述栅极结构的侧壁上形成有接触孔蚀刻停止层，在所述接触孔蚀刻停止层上形成有第一介电层，以填充所述栅极结构之间的间隙；

蚀刻去除所述栅极结构的侧壁上的所述接触孔蚀刻停止层，以在所述栅极结构和所述第一介电层之间形成沟槽；

在所述沟槽中形成热降解聚合物，以填充所述沟槽；

沉积第二介电层，以覆盖所述第一介电层、所述热降解聚合物和所述栅极结构；

在所述栅极结构的外侧和/或所述栅极结构上形成接触插塞；

执行加热步骤，以降解所述热降解聚合物，在所述栅极结构的外侧形成空气间隙。

可选地，所述热降解聚合物的分解温度小于400℃。

可选地，通过旋涂的方法在所述沟槽中形成所述热降解聚合物，以填充所述沟槽。

可选地，所述热降解聚合物的厚度为100～1000埃。

可选地，选用蚀刻选择比大于20:1的干法蚀刻或者湿法蚀刻去除所述栅极结构的侧壁上的所述接触孔蚀刻停止层。

可选地，所述沟槽的深度为5nm～50nm。