[发明专利]阵列基板及其制作方法

说明书

一种阵列基板及其制作方法，阵列基板包括：一基板；一图案化辅助导电层设置于基板上，包括两个蚀刻阻挡图案；一图案化半导体层设置于基板上，包括一通道区以及两个重掺杂区，通道区位于两个重掺杂区之间，各蚀刻阻挡图案于一垂直投影方向上与一个重掺杂区直接接触且重迭；一栅极介电层设置于图案化半导体层以及图案化辅助导电层上；一第一图案化导电层设置于栅极介电层上，包括一栅极且栅极于垂直投影方向上与通道区对应设置。利用图案化辅助导电层的蚀刻阻挡图案或辅助导电图案与图案化半导体层的重掺杂区对应设置，使得源极/漏极电极可通过蚀刻阻挡图案或辅助导电图案而与重掺杂区形成电性连接，借此达到提升产品良率与电性均匀性等目的。

技术领域

本发明是关于一种阵列基板以及其制作方法，尤指一种利用图案化辅助导电层的蚀刻阻挡图案或辅助导电图案来电性连接源极/漏极电极与重掺杂区的列基板以及其制作方法。

背景技术

低温多晶硅(low temperature polycrystalline silicon,LTPS)薄膜晶体管组件由于具有较高电子迁移率(mobility)的特性，因此理论上具有较非晶硅(amorphoussilicon)薄膜晶体管元件更佳的电性表现。在一般的顶栅极(top gate)低温多晶硅薄膜晶体管元件结构中，源极/漏极电极须通过介电层例如氧化硅层中的接触孔而与掺杂的多晶硅直接接触与直接连接。然而，在以蚀刻方式于介电层中形成接触孔时，若采用蚀刻选择比较低的干式蚀刻，容易对掺杂的多晶硅产生破坏，进而影响源极/漏极电极与其直接接触与直接连接状态。另一方面，若使用蚀刻选择比较高的湿式蚀刻来定义介电层中的接触孔，虽然可较不会对多晶硅产生破坏，但此湿式蚀刻仍有不易形成孔径较小的接触孔的缺点而无法应用于高分辨率(例如高PPI(pixels per inch))的产品。此外，一般用来蚀刻氧化硅的蚀刻液含有氢氟酸，容易于玻璃基板背面产生无法移除的脏污，进而影响到后续工艺例如Cell工艺对准以及可挠式基板的激光掀起(laser lift-off)工艺的进行。

发明内容

本发明的主要目的在于提供一种阵列基板以及其制作方法，图案化辅助导电层的蚀刻阻挡图案或辅助导电图案来电性连接源极/漏极电极与重掺杂区，借此改善重掺杂区被蚀刻破坏所导致的电性不良影响，进而达到改善电性均匀性以及提升产品良率等目的。

为达上述目的，本发明的一实施例提供一种阵列基板，阵列基板包括基板、图案化辅助导电层、图案化半导体层、栅极介电层以及第一图案化导电层。图案化辅助导电层与图案化半导体层设置于基板上，图案化辅助导电层包括两个蚀刻阻挡图案，图案化半导体层包括一通道区以及两个重掺杂区。通道区位于两个重掺杂区之间，各蚀刻阻挡图案于垂直投影方向上与一个重掺杂区直接接触且重迭。栅极介电层设置于图案化半导体层以及图案化辅助导电层上。第一图案化导电层设置于栅极介电层上，第一图案化导电层包括一栅极，且栅极于垂直投影方向上与通道区对应设置。

其中，该图案化辅助导电层设置于该基板与该图案化半导体层之间。

其中，该图案化半导体层设置于该基板与该图案化辅助导电层之间。

其中，该阵列基板更包括：

一层间介电层，设置于该栅极介电层以及该第一图案化导电层上；

多个第一开孔，其中各该第一开孔与一个该蚀刻阻挡图案对应设置，各该第一开孔贯穿该层间介电层以及该栅极介电层而至少部分暴露出对应的该蚀刻阻挡图案；以及

一第二图案化导电层，设置于该层间介电层上以及该等第一开孔中，该第二图案化导电层包括两个源极/漏极电极，各该源极/漏极电极与一个该蚀刻阻挡图案对应设置，且各该源极/漏极电极通过至少一个该第一开孔与对应的该蚀刻阻挡图案接触而形成电性连接。

其中，该图案化辅助导电层设置于该基板与该图案化半导体层之间，且各该第一开孔更贯穿该图案化半导体层。