[发明专利]存储器单元及非易失性半导体存储装置

说明书

本发明不会受到通过量子隧道效应向电荷存储层(EL)注入电荷所需的电荷存储栅电压的限制，可将位线(BL1)和源线(SL)的电压值降低至通过第一选择栅构造体(5)和第二选择栅构造体(6)阻断位线(BL1)与沟道层(CH)的电连接和源线(SL)与沟道层(CH)的电连接所需的电压值，因此，相应于这些位线(BL1)和源线(SL)的电压降低，能够使第一选择栅构造体(5)的第一选择栅绝缘膜(30)和第二选择栅构造体(6)的第二选择栅绝缘膜(33)的各膜厚度变薄，相应地能够实现高速动作，且，相应于在位线(BL1)和源线(SL)中的电压降低，在控制存储器单元的周边电路中也能够使电场效应晶体管的栅绝缘膜的膜厚度变薄，相应地能够缩小周边电路的面积。

技术领域

本发明涉及一种存储器单元及非易失性半导体存储装置。

背景技术

现有技术中，特开2011-129816(专利文献1)中公开了一种存储器栅构造体配置在两个选择栅构造体之间的存储器单元(参照专利文献1中的图16)。实际上，所述存储器单元包括与位线连接的漏区域和与源线连接的源区域，从所述漏区域朝向源区域，在存储器阱中依次配置形成一个选择栅构造体、存储器栅构造体及另一选择栅构造体。具有这种结构的存储器单元中，在存储器栅构造体上设置有电荷存储层，通过向所述电荷存储层注入电荷来写入数据，或者通过从所述电荷存储层抽出电荷来擦除数据。

实际上，这种存储器单元中，向电荷存储层注入电荷时，与源线连接的另一选择栅构造体中阻断电压，而且从位线将低电压的位电压通过一个选择栅构造体施加到存储器栅构造体的沟道层。此时，存储器栅构造体中，在存储器栅极施加高电压的存储器栅电压，通过因位电压与存储器栅电压的电压差而产生的量子隧道效应向电荷存储层注入电荷。

具有这种结构的存储器单元以矩阵形状配置的非易失性半导体存储装置中，多个存储器单元共用被施加高电压的存储器栅电压的存储器栅线。因此，为了向一个存储器单元的电荷存储层注入电荷而在存储器栅线施加高电压的存储器栅电压时，在共用所述存储器栅线的其他存储器单元中，即使在向电荷存储层不注入电荷时，高电压的存储器栅电压也会被施加到存储器栅极。

因此，在这种情况下，在向电荷存储层不注入电荷的存储器单元中，与源线连接的另一选择栅构造体中，阻断向沟道层施加电压，而且通过一个选择栅构造体，从位线将高电压的位电压施加到存储器栅构造体的沟道层。由此，在高电压的存储器栅电压被施加到存储器栅极的存储器栅构造体中，高电压的位电压被施加到沟道层，因此，存储器栅极与沟道层的电压差缩小，结果，不发生量子隧道效应而无法向电荷存储层注入电荷。

现有技术文献

专利文献

专利文献1：特开2011-129816号公报

发明内容

要解决的技术问题

如上所述，现有技术中，不向电荷存储层注入电荷的存储器单元中，为了阻止电荷注入到电荷存储层，对于高电压的存储器栅电压，需要相应地从位线向沟道层施加高电压的位电压。因此，具有这种结构的存储器单元中，需要增加与位线连接的一个选择栅构造体的选择栅绝缘膜的膜厚度以抵抗高电压的位电压，相应地难以实现高速动作。

另外，如上所述的现有的存储器单元中，阻止电荷注入到电荷存储层时，有时向位线施加高电压的位电压，因此，控制存储器单元的周边电路中，也需要增加电场效应晶体管的栅绝缘膜的膜厚度，以抵抗高电压的位电压，从而导致周边电路的面积增大。

因此，本发明是考虑以上的问题而提出的，其目的在于提供一种与现有技术相比能够实现高速动作，且能够缩小周边电路的面积的存储器单元及非易失性半导体装置。

为解决课题的技术手段