[发明专利]一种三维集成器件的制备方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种三维集成器件的制备方法。

背景技术

目前，随着科技的进步及技术的发展，三维集成技术在半导体器件制造领域得到快速的发展，这主要是归因于三维集成能在保持现有技术节点的同时，能够有效的提高芯片的性能，如可通过硅穿孔(Through Silicon Via，简称TSV)工艺将两个或多个功能相同或不同的芯片进行三维集成，以在保持芯片体积的同时，能够大规模提高芯片的功能，且不受单个芯片制造工艺的限制；同时，三维集成工艺还能大幅度缩短功能芯片之间的金属互联，以有效地减小发热、功耗、延迟等性能；另外，三维集成工艺还能大幅度提高功能模块之间的带宽，例如将处理器芯片和内存芯片三维集成，可使处理器具有超高速缓冲存储器；总之，三维集成工艺能够大大地提高芯片的性能。

不足的是，如图1所示，现有的三维集成电路对于两片或者多片晶圆之间的局部发热(hot spot)和电子散射导致的功能串扰没有很好地解决。

发明内容

鉴于上述问题，本发明提供一种三维集成器件的制备方法，通过在晶圆上增加一层屏蔽层，用以消除不同晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。

本发明解决上述技术问题所采用的技术方案为：

提供一种三维集成器件的制备方法，其特征在于，所述方法包括：

提供待集成的晶圆，且所述晶圆中制备有功能芯片；

于所述晶圆的上表面按照从下至上顺序依次沉积保护层和缓冲层；

于所述缓冲层以及所述保护层中制备屏蔽标记后，于所述缓冲层之上沉积屏蔽薄膜；

根据所述屏蔽标记去除多余的所述屏蔽薄膜后，于所述缓冲层之上形成屏蔽层；

将至少两片所述待集成的晶圆进行三维集成，以利用所述屏蔽层屏蔽相邻的晶圆中设置的所述功能芯片之间的串扰。

优选的，上述的方法，其中，沉积所述保护层和缓冲层之前，还包括以下步骤：

于所述晶圆的上表面设置有所述功能芯片的区域制备金属连线层，以将所述功能芯片利用金属连线引出，并对所述金属连线层进行平坦化工艺；

继续于所述平坦化的晶圆表面沉积所述保护层和缓冲层。

优选的，上述的方法，其中，制备所述屏蔽标记的具体工艺为：

利用微影技术刻蚀所述缓冲层和所述保护层至所述晶圆表面，以形成所述屏蔽标记。

优选的，上述的方法，其中，所述晶圆还包括：

切割道，分布于所述晶圆的边缘区域且包围所述功能芯片，所述屏蔽标记制备位于所述切割道中。

优选的，上述的方法，其中，所述屏蔽层为金属材质。

优选的，上述的方法，其中，所述缓冲层的材质为氧化硅。

优选的，上述的方法，其中，所述方法还包括：

于所述缓冲层之上沉积屏蔽薄膜后，根据所述屏蔽标记采用微影技术刻蚀去除多余的所述屏蔽薄膜后，对应所述功能芯片的位置形成覆盖在所述缓冲层上的屏蔽层。

优选的，上述的方法，其中，三维集成的相邻两片晶圆之间至少制备有一层所述屏蔽层，以利用所述屏蔽层屏蔽相邻的晶圆中设置的所述功能芯片之间的串扰。

上述技术方案具有如下优点或有益效果：

本发明提供的一种三维集成器件的其制备方法，利用金属屏蔽电磁信号和传热更快更均匀原理，通过在晶圆上增加一层屏蔽层，用以消除不同晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是现有技术中三维集成器件结构存在的不足之处；

图2～5为本申请实施例中三维集成器件的制备方法的流程结构示意图。

具体实施方式

本发明提供的一种三维集成器件结构，主要包括：

上下叠置的多片晶圆，每片晶圆上设置有若干功能芯片，在每片晶圆的上表面(晶圆具有上表面和下表面，其中设置有若干功能芯片的一面为晶圆的上表面)还依次覆盖有：金属连线层，覆盖位于晶圆上设置有功能芯片的上表面；保护层，覆盖金属连线层以及晶圆暴露的上表面；缓冲层，覆盖保护层的上表面；屏蔽层，均匀覆盖在缓冲层的上表面，以屏蔽不同晶圆的功能芯片之间的串扰。其中，屏蔽层的材质为金属。