[发明专利]半导体堆叠封装

说明书

一种半导体堆叠封装可以包括形成有多个耦合衬垫的基板，及堆叠在所述基板上的多个半导体芯片。半导体堆叠封装也可以包括设置在每个半导体芯片上并且通过接合衬垫的介质与耦合衬垫电连接的第一电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上且与耦合衬垫电断接的第二电路单元、设置在每个半导体芯片上并且对应于第二电路单元的连接衬垫以及在第二电路单元和连接衬垫之间连接的阻挡电路。半导体堆叠封装也可以包括电连接接合衬垫和耦合衬垫的接合线。

相关申请的交叉引用

本申请案主张2014年4月18日于韩国知识产权局所提交的韩国申请案第10-2014-0046368号的优先权，其通过引用将其整体并入本文中。

技术领域

各种实施例一般涉及半导体技术，更具体地说，涉及一种半导体堆叠封装。

背景技术

因为与小型化和提高容量相关的需求，正在不断开发用于半导体集成装置的封装技术。最近，用于半导体堆叠封装的各种技术是受到追捧的，其中半导体堆叠封装一般能够满足小型化、提高容量以及更高的安装效率的需求。

在半导体产业中提到的术语“堆叠”可以指垂直堆放或者一起排列至少两个半导体芯片或封装的技术。在内存装置的情况下，藉由使用堆叠技术，其优点为提供可以尽可能实现内存容量比通过半导体集成工艺可获得的容量还大并且也可以提高安装区利用效率的一种产品。一般而言，在半导体堆叠封装中，半导体芯片与基板之间的信号传输可以通过接合线来实现。

发明内容

在一实施例中，半导体堆叠封装可以包括形成有多个耦合衬垫的基板，及堆叠在所述基板上的多个半导体芯片。半导体堆叠封装也可以包括设置在每个半导体芯片上并且通过接合衬垫的介质与耦合衬垫电连接的第一电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上且与耦合衬垫电断接的第二电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上并且对应于第二电路单元的连接衬垫、在第二电路单元和连接衬垫之间连接的阻挡电路以及电连接接合衬垫和耦合衬垫的接合线。

其中所述阻挡电路包括熔线，其在所述第二电路单元和所述连接衬垫之间电连接。

其中所述阻挡电路包括输入缓冲器，所述输入缓冲器在所述第二电路单元与所述连接衬垫之间连接并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。

其中所述输入缓冲器包括：第一反相器，其配置成反相输入使能条信号，并且产生输入使能信号；第一NAND门，其配置成NAND所述输入使能信号和所述假衬垫使能信号，并且产生输入缓冲器使能控制条信号；第二反相器，其配置成反相所述输入缓冲器使能控制条信号，并且产生输入缓冲器使能控制信号；第一PMOS晶体管，其具有电连接到电源供应电压的一个端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第二PMOS晶体管，其具有电连接到所述第一PMOS晶体管的另一端部的一个端部和电连接到所述连接衬垫的栅极；第一NMOS晶体管，其具有电连接到所述第二PMOS晶体管的另一端部的一个端部、电连接于接地电压的另一端部以及电连接到所述连接衬垫的栅极；第二NMOS晶体管，其具有电连接到所述第二PMOS晶体管的另一端部的一个端部、电连接到接地电压的另一端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第三PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、电连接到所述第二电路单元的另一端部以及连接到所述第二NMOS晶体管的所述一个端部的栅极；以及第三NMOS晶体管，其具有电连接到所述第二电路单元的一个端部、电连接到所述接地电压的另一端部以及电连接到所述第二NMOS晶体管的所述一个端部的栅极。

其中所述阻挡电路包括输出缓冲器，其在所述第二电路单元与所述连接衬垫之间连接，并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。