[发明专利]包含阶梯结构的半导体装置

说明书

半导体装置(例如三维存储器装置)包含存储器阵列，其包含导电层堆叠及阶梯结构。所述阶梯结构定位于所述存储器阵列的第一部分与第二部分之间且包含用于所述导电层堆叠的相应导电层的接触区域。所述存储器阵列的所述第一部分包含在所述堆叠上方沿特定方向延伸的第一多个选择栅极。所述存储器阵列的所述第二部分包含也在所述导电层堆叠上方沿所述特定方向延伸的第二多个选择栅极。本发明还揭示形成及操作此类半导体装置(包含垂直存储器装置)的方法。

优先权主张

本申请案主张2013年7月1日申请的标题为“包含阶梯结构的半导体装置及相关方法(SEMICONDUCTOR DEVICES INCLUDING STAIR STEP STRUCTURES,AND RELATEDMETHODS)”的第13/932,551号美国专利申请案的申请日期的权益。

技术领域

本发明的实施例涉及包含界定接触区域的阶梯结构的设备(例如三维半导体装置)，以及形成及操作此类半导体装置的相关方法。

背景技术

半导体工业不断寻求方式来生产每个存储器裸片具有更多数目的存储器单元的存储器装置。在非易失性存储器(例如NAND快闪存储器)中，增加存储器密度的一种方式是通过使用垂直存储器阵列(其也称为三维(3-D)存储器阵列)。一种类型的垂直存储器阵列包含延伸通过导电材料(例如字线板、控制栅极板)层(例如层、板)中的开口(例如孔)的半导体柱，其中电介质材料位于所述半导体柱与所述导电材料的每一结处。因此，可沿每一柱形成多个晶体管。与具有晶体管的常规平面(例如二维)布置的结构相比，垂直存储器阵列结构通过在裸片上向上(例如垂直地)建立阵列而实现更多数目的晶体管定位于单位裸片区域中。

例如，以下项中描述垂直存储器阵列及其形成方法：Kito等人的第2007/0252201号美国专利申请公开案；Tanaka等人的“Bit Cost Scalable Technology with Punch andPlug Process for Ultra High Density Flash Memory”(Symposium on VLSITechnology Digest of Technical Papers，第14页到第15页(2007年))；Fukuzumi等人的“Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density,Bit-Cost Scalable Flash Memory”(IEDM Technical Digest，第449页到第52页(2007年))；及Endoh等人的“Novel Ultrahigh-Density Flash Memory with aStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”(IEEE Transactionson Electron Devices，第50卷， 第4期，第945页到第951页(2003年4月))。

常规垂直存储器阵列包含导电材料(例如字线板)与存取线(例如字线)之间的电连接，使得可唯一地选择3-D阵列中的存储器单元用于写入操作、读取操作或擦除操作。一种形成电连接的方法包含在导电材料的边沿处形成所谓的“阶梯”结构。所述阶梯结构包含界定接触区域的个别“台阶”，在所述接触区域上方形成垂直导体以提供到相应导电材料的电接入。

期望进一步改善及减少制造此类结构的成本，以及用于减少由阶梯垂直存储器阵列覆盖的区域的替代结构及方法。此外，期望改善包含较高数目的存储器单元及导电层的结构的形成。

附图说明

图1说明包含常规阶梯结构的半导体装置结构的部分剖视透视图。

图2说明示出两个长形存储器阵列块及所述长形存储器阵列块中的每一者的纵向端处的常规阶梯结构的半导体装置结构的部分的俯视图。