[实用新型]一种高频延迟锁相环

说明书

技术领域

本实用新型涉及一种集成电路，具体为一种高频延迟锁相环。

背景技术

延迟锁相环(Delay—locked Loop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。与PLL相比，DLL没有抖动累加，更小的锁定时间，环路滤波器易集成等有点。时钟占空比校正电路(DutyCycleCorrector，简称DCC)用于对信号进行占空比的调整。

现有技术中实现高频延迟锁相环是通过DLL/DCC电路结构实现的，如图1所示。其中，DLL的工作原理：输入时钟进入DLL延迟链后产生时钟_000，然后经过时钟占空比校正电路DCC以及反馈电路后形成反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出增加或减少的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。DCC的工作原理：如图2所示，时钟_000输入到DCC经过两个相同的延迟链DCC延迟链1和DCC延迟链2后产生时钟_180和时钟_360。时钟_000与时钟_360在DCC鉴相器进行相位比较后输出增加或减少的信号到DCC逻辑控制电路去控制DCC延迟链的增加或减少，直到时钟_000与时钟_360的相位对齐。

假设输入时钟的占空比很小，如图2所示。当DCC锁定以后，时钟_000和时钟_360的上升沿对齐。因为DCC延迟链1和延迟链2完全相同，所以时钟_180的上升沿与时钟_000的上升沿之间的延迟刚好为半个时钟周期。时钟_000和时钟_180输入到时钟组合电路，时钟_000的上升沿产生输出时钟的上升沿，时钟_180的上升沿产生输出时钟的下降沿，所以输出时钟的占空比是50％，即实现了时钟占空比校正。

现有技术中，如上所述的DLL/DCC电路结构中存在的问题：虽然这种结构的DLL/DCC电路可以保证输出时钟的相位和占空比(50％)，但是当输入时钟的频率很高且占空比很小时(如时钟周期TCK＝1ns，占空比为30％，高电平的宽度为300ps)，由于时钟延迟链有占空比失真的问题，输入时钟经过DLL延迟链、DCC延迟链1和DCC延迟链2后会丢失，从而导致输出时钟错误。即高电平为300ps的时钟经过延迟后，高电平消失，无法得到预定的输出时钟。

实用新型内容

针对现有技术中存在的问题，本实用新型提供一种频率高，可接收的占空比小，时钟信号稳定不会消失的一种高频延迟锁相环。

本实用新型是通过以下技术方案来实现：

本实用新型一种高频延迟锁相环，包括依次串联设置的DLL电路和DCC电路，以及脉冲产生电路；输入时钟经脉冲产生电路接入到DLL电路的输入端；脉冲产生电路用于产生一个固定脉冲宽度的时钟，固定脉冲宽度不小于DLL电路要求的最小脉冲宽度。

优选的，脉冲产生电路中将输入时钟经过一个固定延迟后产生输入时钟_1，输入时钟的上升沿产生固定脉冲宽度的时钟的上升沿，输入时钟_1的上升沿产生固定脉冲宽度的时钟的下降沿。

优选的，DCC电路包括串联设置的第一DCC延迟链和第二DCC延迟链，以及DCC鉴相器、DCC逻辑控制电路和时钟组合电路；输入时钟经DLL延迟链延迟后输出得到时钟_000，时钟_000接入第一DCC延迟链得到时钟_180，时钟_000接入第二DCC延迟链得到时钟_360；时钟_000和时钟_180共同接入时钟组合电路后输出得到输出时钟；DCC鉴相器用于比较时钟_000和时钟_360的相位，DCC逻辑控制电路根据相位比较的结果控制第一DCC延迟链和第二DCC延迟链产生对应的时钟信号。

进一步，DLL电路包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和FB反馈电路；输入时钟经DLL延迟链延迟后输出得到时钟_000；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的时钟_000。

与现有技术相比，本实用新型具有以下有益的技术效果：

本实用新型通过设置的脉冲产生电路将输入时钟的脉冲宽度调整固定为一个固定的宽度，使其在传输过程中有足够的脉冲宽度，不会因失真造成信号的消失，保证了时钟信号在DLL和DCC延迟链中传输时不丢失。同时由于仅仅是改变了脉冲信号的宽度，而对周期和相位没有进行改变，从而避免了对信号干扰和破坏，在提高了传送质量的同时，保证了信号传输的稳定和可靠性，适用范围广。