[实用新型]一种高频延迟锁相环有效
| 申请号： | 201420575546.5 | 申请日： | 2014-09-30 |
| 公开（公告）号： | CN204119209U | 公开（公告）日： | 2015-01-21 |
| 发明（设计）人： | 亚历山大 | 申请（专利权）人： | 山东华芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 黄瑞华 |
| 地址： | 250101 山东省济南市高新*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | 一种 高频 延迟 锁相环 | ||
1.一种高频延迟锁相环，其特征在于，包括依次串联设置的DLL电路和DCC电路，以及脉冲产生电路；输入时钟经脉冲产生电路接入到DLL电路的输入端；脉冲产生电路用于产生一个固定脉冲宽度的时钟，固定脉冲宽度不小于DLL电路要求的最小脉冲宽度。
2.根据权利要求1所述的一种高频延迟锁相环，其特征在于，脉冲产生电路中将输入时钟经过一个固定延迟后产生输入时钟_1，输入时钟的上升沿产生固定脉冲宽度的时钟的上升沿，输入时钟_1的上升沿产生固定脉冲宽度的时钟的下降沿。
3.根据权利要求1所述的一种高频延迟锁相环，其特征在于，所述的DCC电路包括串联设置的第一DCC延迟链和第二DCC延迟链，以及DCC鉴相器、DCC逻辑控制电路和时钟组合电路；输入时钟经DLL延迟链延迟后输出得到时钟_000，时钟_000接入第一DCC延迟链得到时钟_180，时钟_000接入第二DCC延迟链得到时钟_360；时钟_000和时钟_180共同接入时钟组合电路后输出得到输出时钟；DCC鉴相器用于比较时钟_000和时钟_360的相位，DCC逻辑控制电路根据相位比较的结果控制第一DCC延迟链和第二DCC延迟链产生对应的时钟信号。
4.根据权利要求3所述的一种高频延迟锁相环，其特征在于，所述的DLL电路包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和FB反馈电路；输入时钟经DLL延迟链延迟后输出得到时钟_000；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的时钟_000。
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