[发明专利]集成电路及形成集成电路的方法

说明书

本发明公开一种集成电路及形成集成电路的方法。该集成电路包含一电容以及一无感电阻。一基底具有一电容区以及一电阻区。一图案化堆叠结构由下至上具有一底导电层、一绝缘层以及一顶导电层，夹置于依序设置于基底上的一第一介电层以及一第二介电层之间。一第一金属插塞以及一第二金属插塞分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容。一第三金属插塞以及一第四金属插塞分别接触电阻区的底导电层以及顶导电层，且一第五金属插塞同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。

技术领域

本发明涉及一种集成电路及形成集成电路的方法，且特别涉及一种集成电路及形成集成电路的方法，其中此集成电路包含一电容以及一无感电阻。

背景技术

现今半导体产业已广泛地将电容以及电阻应用于数字电路中。随着电路积极度的提升，将晶体管单元、电容以及电阻整合于同一半导体基底中，而形成一半导体装置已成为主流。

在半导体制作工艺的电路中，电容元件(capacitor)的设计原理是于半导体芯片上设置两电极层作为上、下电极板，以及一隔绝层用来将两电极层隔开至一预定距离，当两电极层上被施予电压时，就会有电荷存储于电容中。其中，金属层-绝缘层-金属层(MIM)结构所构成的金属电容器已广泛地运用于极大型集成电路(Ultra Large ScaleIntegration，ULSI)的设计上。因为此种金属电容器具有较低的电阻值以及较不显著的寄生效应，且没有空乏区感应电压(Induced Voltage)偏移的问题，因此目前多采用MIM构造作为金属电容器的主要构造。再者，电阻元件的设计原理一般以端接导电材料形成，当电流通过导电材料时，则依据该导电材料的电阻率、电流通过的截面积及长度，决定电阻值。

以上，如何根据电容元件以及电阻元件的设计原理，将电容及电阻整合于同一半导体基底，甚至于同一半导体制作工艺中，即为现今半导体产业的一重要议题。

发明内容

本发明提供一种集成电路及形成集成电路的方法，其以同一半导体制作工艺，同时形成金属层-绝缘层-金属层(MIM)电容及无感电阻。

本发明提供一种集成电路包含一电容以及一无感电阻，包含有一基底、一第一介电层、一第二介电层、一图案化堆叠结构、一第一金属插塞、一第二金属插塞、一第三金属插塞、一第四金属插塞以及一第五金属插塞。基底具有一电容区以及一电阻区。第一介电层以及第二介电层依序设置于基底上。图案化堆叠结构位于电容区以及电阻区，由下至上具有一底导电层、一绝缘层以及一顶导电层，夹置于第一介电层以及第二介电层之间。第一金属插塞以及第二金属插塞设置于第二介电层中并分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容。第三金属插塞以及第四金属插塞设置于第二介电层中并分别接触电阻区的底导电层以及顶导电层，且第五金属插塞设置于第二介电层中并同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。

本发明提供一种形成一集成电路的方法，其中集成电路包含一电容以及一无感电阻，包含有下述步骤。首先，提供一基底，具有一电容区以及一电阻区。接着，全面沉积一第一介电层于基底上。接续，形成一图案化堆叠结构于电容区以及电阻区的第一介电层上，其中图案化堆叠结构由下至上具有一底导电层、一绝缘层以及一顶导电层。继之，沉积一第二介电层于图案化堆叠结构上。而后，同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第五金属插塞于第二介电层中，其中第一金属插塞以及第二金属插塞分别接触电容区的顶导电层以及底导电层，因而在电容区的图案化堆叠结构构成电容，并且第三金属插塞以及第五金属插塞接触电阻区的底导电层以及顶导电层的其中之一，其中接触第三金属插塞以及第五金属插塞的顶导电层或底导电层在第三金属插塞以及第五金属插塞之间具有一对称的图案，因而在电阻区中的图案化堆叠结构构成无感电阻。