[发明专利]集成电路及形成集成电路的方法

权利要求书

1.一种集成电路，包含电容以及无感电阻，并还包含有：

基底，具有电容区以及电阻区；

第一介电层以及第二介电层，依序设置于该基底上；

图案化堆叠结构，位于该电容区以及该电阻区，由下至上具有底导电层、绝缘层以及顶导电层，夹置于该第一介电层以及该第二介电层之间；

第一金属插塞以及第二金属插塞，设置于该第二介电层中并分别接触该电容区的该顶导电层以及该底导电层，因而使在该电容区中的该图案化堆叠结构构成该电容；以及

第三金属插塞以及第四金属插塞设置于该第二介电层中并分别接触该电阻区的该底导电层以及该顶导电层，且一第五金属插塞设置于该第二介电层中并同时接触该电阻区的该底导电层以及该顶导电层，因而使在该电阻区中的该图案化堆叠结构构成该无感电阻；

其中该底导电层与该顶导电层具有相同图案，该顶导电层与该底导电层的电流方向相反且大小相等。

2.如权利要求1所述的集成电路，其中该电容包含金属-绝缘层-金属电容。

3.如权利要求2所述的集成电路，其中该绝缘层包含高介电常数介电层。

4.如权利要求1所述的集成电路，其中该电容与该无感电阻绝缘，且位于该电容以及该无感电阻之间的该第一介电层接触该第二介电层，以绝缘该电容以及该无感电阻。

5.如权利要求1所述的集成电路，其中该第三金属插塞、位于该第三金属插塞以及该第五金属插塞之间的该底导电层以及该第五金属插塞形成一半封闭的回路，而该第四金属插塞、位于该第四金属插塞以及该第五金属插塞之间的该顶导电层以及该第五金属插塞形成一半封闭的回路。

6.如权利要求1所述的集成电路，其中该底导电层位于该第三金属插塞以及该第五金属插塞之间，该顶导电层位于该第四金属插塞以及该第五金属插塞之间。

7.如权利要求1所述的集成电路，其中该第五金属插塞包含二金属插塞彼此接触并分别接触该顶导电层以及该底导电层。

8.如权利要求1所述的集成电路，其中该电容以及该无感电阻设置于同一水平高度。

9.如权利要求8所述的集成电路，其中该电容区以及该电阻区的该底导电层，该电容区以及该电阻区的该绝缘层，以及该电容区以及该电阻区的该顶导电层，分别设置于同一水平高度。

10.如权利要求1所述的集成电路，其中该顶导电层以及该底导电层包含氮化钛、氮化钽、钛、钽、铜或铝。

11.一种形成一集成电路的方法，其中该集成电路包含电容以及无感电阻，包含有：

提供一基底，具有电容区以及电阻区；

全面沉积一第一介电层于该基底上；

形成一图案化堆叠结构于该电容区以及该电阻区的该第一介电层上，其中该图案化堆叠结构由下至上具有底导电层、绝缘层以及顶导电层；

沉积一第二介电层于该图案化堆叠结构上；以及

同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第五金属插塞于该第二介电层中，其中该第一金属插塞以及该第二金属插塞分别接触该电容区的该顶导电层以及该底导电层，因而在该电容区的该图案化堆叠结构构成该电容，并且该第三金属插塞以及该第五金属插塞接触该电阻区的该底导电层以及该顶导电层的其中之一，其中接触该第三金属插塞以及该第五金属插塞的该顶导电层或该底导电层在该第三金属插塞以及该第五金属插塞之间具有一对称的图案，因而在该电阻区中的该图案化堆叠结构构成该无感电阻；

该第三金属插塞以及该第五金属插塞之间的该顶导电层具有一U形图案，该U形图案的两臂互相平行对应且相距的距离远小于该两臂的长度。

12.如权利要求11所述的形成一集成电路的方法，其中该电容包含金属-绝缘层-金属电容。