[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，其上形成有伪栅极结构；在伪栅极结构的两侧形成侧墙，并在侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在碗状凹槽下方的半导体衬底中形成所述位错；去除侧墙，在碗状凹槽中外延生长顶部高于半导体衬底表面的抬升硅层或碳硅层。根据本发明，通过在半导体衬底中形成碗状凹槽，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，形成将碗状凹槽的底部包裹住的预非晶化注入区，可以缩短所述位错与伪栅极结构的边缘之间的距离，进一步提升NFET的性能。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种提升NFET的性能的方法以及使用该方法制造的半导体器件。

背景技术

随着半导体制造工艺节点的不断减小，如何进一步提升互补金属-氧化物半导体场效应晶体管的性能成为焦点问题。对于NFET而言，现有的做法是在将要形成源/漏区的部分中形成凹槽，在凹槽中形成顶部高于衬底表面的碳硅层，之后实施退火以在碳硅层与衬底之间朝向沟道区的界面位置形成位错。所述位错可以进一步提升碳硅层施加于NFET的沟道区的应力，而所述位错的深度以及与栅极边缘之间距离的大小直接决定所述应力的提升程度，但是，采用现有技术形成的所述位错的与栅极边缘之间的距离过大，进而影响所述位错对所述应力的提升的贡献程度。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并在所述侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在所述半导体衬底中形成将所述碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在所述碗状凹槽下方的半导体衬底中形成所述位错；去除所述侧墙，在所述碗状凹槽中外延生长顶部高于所述半导体衬底表面的抬升硅层或碳硅层；去除所述伪栅极结构，并在形成的沟槽内形成高k-金属栅极结构。

进一步，所述碗状凹槽的最深处的深度小于5nm。

进一步，形成所述碗状凹槽的工艺步骤包括：先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的将要形成源/漏区的部分中形成沟槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，使所述沟槽转变为所述碗状凹槽。

进一步，所述预非晶化注入的离子入射方向相对于与所述半导体衬底相垂直的方向具有夹角，所述夹角的大小取决于所述伪栅极结构的节距的大小。

进一步，形成所述侧墙之前，还包括下述步骤：在所述伪栅极结构的两侧形成偏移侧墙，所述偏移侧墙由氧化物、氮化物或者二者的组合构成；实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区；执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。

进一步，形成所述位错的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构和所述侧墙的应力材料层；执行退火工艺，形成所述位错，将所述应力材料层具有的应力通过所述位错转移到所述半导体衬底中的沟道区；去除所述应力材料层。

进一步，实施所述预非晶化注入之后且实施所述应力记忆过程之前，还包括执行重掺杂离子注入的步骤，以在所述半导体衬底中形成重掺杂源/漏区。

进一步，实施所述外延生长的同时，原位掺杂所述重掺杂源/漏区中的掺杂离子。

进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k-金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。

进一步，所述半导体器件为NFET。