[发明专利]晶体管及其制作方法

说明书

一种晶体管的制作方法，包括：提供衬底，在衬底上形成第一伪栅和第一侧墙；形成第一沟槽；在第一沟槽中形成第一应力层；去除第一侧墙，在第一伪栅的侧壁形成第二侧墙；在第一应力层上形成第二伪栅；露出第一应力层之间的衬底；在第一应力层之间的衬底中形成第二应力层。本发明还提供一种晶体管，包括衬底、第一应力层、第二应力层、形成于第二应力层的源区或者漏区以及设于衬底上的栅极、侧墙。本发明具有以下优点：通过在作为晶体管源区或者漏区的第二应力层周围形成第一应力层，并使第一应力层的应力方向与第二应力层相反，增加所述晶体管中沟道区域的应力大小，进而提升晶体管的电子迁移率。

技术领域

本发明涉及半导体制造领域，具体涉及一种晶体管及其制作方法。

背景技术

金属氧化物半导体器件（Complementary Metal Oxide Semiconductor,CMOS）的性能主要可通过提高CMOS的栅电容、提高载流子迁移率或者以及减小器件沟道长度三种途径提升。传统的提升方法都在于减小沟道长度以及栅介电层的厚度，这种方法被称为晶体管的尺寸缩小法。然而在CMOS器件尺寸减小的今天，单纯缩小尺寸已受到物理极限以及设备成本的限制而无法使器件达到预期性能，提高沟道载流子迁移率成为进一步提高器件工作速度的主要途径之一。

应变硅技术可应用于CMOS器件中，以提高形成的金属氧化物半导体器件的性能，即通过物理方法拉伸或是压缩硅晶格来达到提高CMOS器件中载流子的迁移率，以达到提高CMOS器件性能的目的。

例如，在N型金属氧化物半导体(NMOS)器件的沟道区域中施加张应力(Tensilestress)，可提高该NMOS器件中的电子迁移率。同理，在P型金属氧化物半导体(PMOS)器件的沟道区域中施加压应力(Compressive stress)，也可提高PMOS器件中空穴的迁移率。

此时，如何进一步提高CMOS器件中沟道区域的应力，成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种晶体管及其制作方法，以提高晶体管沟道区的载流子迁移率，进而优化晶体管的性能。

为解决上述问题，本发明提供一种晶体管的制作方法，包括：

提供衬底，

在所述衬底上形成第一伪栅和位于所述第一伪栅侧壁上的第一侧墙；

以所述第一侧墙为掩模，分别在所述第一伪栅两侧的衬底中形成第一沟槽；

在所述第一伪栅两侧的第一沟槽中分别形成第一应力层；

去除所述第一侧墙，并在所述第一伪栅的侧壁形成第二侧墙；

在所述第二侧墙露出的所述第一应力层上形成第二伪栅；

去除所述第一伪栅，露出所述衬底在第一应力层之间的部分；

在所述衬底在第一应力层之间的部分中形成第二应力层，所述第二应力层提供的应力与所述第一应力层提供的应力类型相反；

在所述第二应力层中形成源区或者漏区。

可选的，在提供衬底的步骤中，所述衬底为硅衬底。

可选的，在形成第一伪栅的步骤中，所述第一伪栅采用硅作为材料。

可选的，在形成第一侧墙的步骤中，所述第一侧墙为氮化硅侧墙或者氧化硅侧墙。

可选的，在形成第一沟槽的步骤中，所述第一沟槽为∑型沟槽。

可选的，采用干法蚀刻以及湿法蚀刻形成所述∑型沟槽。

可选的，所述湿法蚀刻采用四甲基氢氧化铵作为蚀刻剂。