[发明专利]晶体管及其制作方法有效
申请号: | 201310543037.4 | 申请日: | 2013-11-05 |
公开(公告)号: | CN104617047B | 公开(公告)日: | 2018-08-10 |
发明(设计)人: | 张海洋;张城龙 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L21/336;H01L27/092;H01L29/10 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 骆苏华 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 晶体管 及其 制作方法 | ||
1.一种晶体管的制作方法,其特征在于,包括:
提供衬底,
在所述衬底上形成第一伪栅和位于所述第一伪栅侧壁上的第一侧墙;
以所述第一侧墙为掩模,分别在所述第一伪栅两侧的衬底中形成第一沟槽;
在所述第一伪栅两侧的第一沟槽中分别形成第一应力层;
去除所述第一侧墙,并在所述第一伪栅的侧壁形成第二侧墙;
在所述第二侧墙露出的所述第一应力层上形成第二伪栅;
去除所述第一伪栅,露出所述衬底在第一应力层之间的部分;
在所述衬底在第一应力层之间的部分中形成第二应力层,所述第二应力层提供的应力与所述第一应力层提供的应力类型相反;
在所述第二应力层中形成源区或者漏区。
2.如权利要求1所述的制作方法,其特征在于,在提供衬底的步骤中,所述衬底为硅衬底。
3.如权利要求1所述的制作方法,其特征在于,在形成第一伪栅的步骤中,所述第一伪栅采用硅作为材料。
4.如权利要求1所述的制作方法,其特征在于,在形成第一侧墙的步骤中,所述第一侧墙为氮化硅侧墙或者氧化硅侧墙。
5.如权利要求1所述的制作方法,其特征在于,在形成第一沟槽的步骤中,所述第一沟槽为∑型沟槽。
6.如权利要求5所述的制作方法,其特征在于,采用干法蚀刻以及湿法蚀刻形成所述∑型沟槽。
7.如权利要求6所述的制作方法,其特征在于,所述湿法蚀刻采用四甲基氢氧化铵作为蚀刻剂。
8.如权利要求1所述的制作方法,其特征在于,在形成第一应力层的步骤中,采用选择性外延生长的方式形成所述第一应力层。
9.如权利要求1所述的制作方法,其特征在于,在形成第二侧墙的步骤中,所述第二侧墙为氮化硅或者氧化硅侧墙。
10.如权利要求1所述的制作方法,其特征在于,在形成第二伪栅的步骤中,所述第二伪栅采用硅作为材料。
11.如权利要求1所述的制作方法,其特征在于,在形成第二伪栅的步骤中,采用选择性外延生长的方式形成所述第二伪栅。
12.如权利要求1所述的制作方法,其特征在于,在去除第一伪栅的步骤中,采用选择性蚀刻的方法去除所述第一伪栅。
13.如权利要求1所述的制作方法,其特征在于,形成第二应力层的步骤包括:去除所述衬底在第一应力层之间的部分,以形成第二沟槽;
在所述第二沟槽中形成所述第二应力层。
14.如权利要求13所述的制作方法,其特征在于,采用选择性蚀刻的方法去除所述衬底。
15.如权利要求13所述的制作方法,其特征在于,在形成第二应力层的步骤中,采用选择性外延生长的方式形成所述第二应力层。
16.如权利要求1所述的制作方法,其特征在于,形成第二应力的步骤包括:对所述衬底在第一应力层之间的部分进行离子掺杂,以在衬底中形成掺杂区域,所述掺杂区域为所述第二应力层。
17.如权利要求16所述的制作方法,其特征在于,所述晶体管为NMOS,所述衬底为硅衬底,采用碳离子进行离子掺杂,以形成碳化硅材料的第二应力层。
18.如权利要求1所述的制作方法,其特征在于,在形成第一应力层的步骤中,所述第一应力层为锗硅应力层;在形成第二应力层的步骤中,所述第二应力层为碳化硅应力层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造