[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种具有掺杂区域的半导体装置及其制造方法。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体管、二极管等元件已广泛使用于各式电子装置中。

针对半导体元件中的掺杂区域，传统的方式是经由注入(implantation)工艺制作。然而，当掺杂的深度越深时，掺杂区域分布就越大，单位体积的掺杂浓度就会越淡。此外，当掺杂区域扩散，掺杂区域分布就越大时，界定掺杂区域的准确度就会下降，而影响到整体工艺的准确度。再者，为了达到预定的掺杂浓度，深度越深的区域可能必须进行较多次的注入步骤，且不同深度的区域采用的注入浓度也必须不同，制造成本因此大幅提高。因此，在半导体技术的发展中，研究人员不断的尝试并进行改善。

发明内容

本发明是有关于一种半导体装置及其制造方法。实施例中，在不同的工艺步骤中制作各个掺杂区域，可以准确地控制半导体装置中各个掺杂区域的范围及掺杂浓度，不仅可以达到良好的装置尺寸微缩，同时尚可以大幅节省制造成本，避免注入步骤对于半导体装置可能造成的损害。

根据本发明的一实施例，是提出一种半导体装置。半导体装置包括一衬底以及一叠层结构。叠层结构垂直形成于衬底上。叠层结构包括多个导电层及多个绝缘层，导电层与绝缘层系交错设置(interlaced)。其中导电层的至少其中之一具有一第一掺杂段及一第二掺杂段，第一掺杂段具有一第一掺杂特性(doping property)，第二掺杂段具有一第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段和第二掺杂段的邻接面具有一晶面(grain boundary)。

根据本发明的另一实施例，是提出一种半导体装置的制造方法。半导体装置的制造方法包括以下步骤。提供一衬底；以及垂直形成一叠层结构于衬底上，包括：形成多个导电层于衬底上，包括形成多个第一掺杂段及多个第二掺杂段，第一掺杂段具有一第一掺杂特性，第二掺杂段具有一第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段和第二掺杂段的邻接面具有一晶面；及形成多个绝缘层于衬底上，导电层与绝缘层系交错设置。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明的一实施例的半导体装置的立体示意图。

图2A～图2F绘示依照本发明的一实施例的一种半导体装置的制造方法示意图。

图3A绘示依照本发明的另一实施例的半导体装置的俯视示意图。

图3B绘示沿图3A的剖面线3B-3B’的剖面示意图。

图4A图～图12C绘示依照本发明的再一实施例的一种半导体装置的制造方法示意图。

图13绘示一三维垂直栅极存储器阵列(3D vertical gate memory array)的立体示意图。

【符号说明】

100、200、300、500：半导体装置

110：衬底

120、320、420：叠层结构

121、321、340、421：导电层

121a、321a、421a：第一掺杂段

121b、321b、421b：第二掺杂段

121g：邻接面

123、423：绝缘层

221、621：第一掺杂层

222：第二掺杂层

350：栅极结构

360：电荷捕捉层

370、371、371’、372、372’、373、373’、374：超薄通道

402、403、404、405、412、413、414、415：半导体条纹

409、419：串选择线栅极结构

420’：叠层条

423a、429a：顶表面

425-N～425-1：字线

426、427：栅极选择线

428：底氧化层

429：氧化层

480：条状导电结构

600：存储器阵列

3B-3B’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、10B-10B’、11B-11B’、11C-11C’、12B-12B’、12C-12C’：剖面线

A、B：区域