[发明专利]一种功率半导体芯片栅极区

说明书

技术领域

本发明涉及半导体器件领域，尤其涉及一种功率半导体芯片栅极区。

背景技术

目前，现有技术中的功率半导体芯片如IGBT、MOSFET等的栅极区结构包括栅焊盘区和栅汇流条两部分，其中，栅焊盘区和栅汇流条通过串联的电阻实现电连接。该栅极区结构存在如下缺点：

首先，当栅焊盘区和栅汇流条之间串联的电阻发生损坏时，栅焊盘区与汇流条不能连通，影响了芯片的正常工作，甚至导致芯片损坏。

其次，在很多电力电子器件的应用领域，常常将多个功率半导体芯片并联在一起来实现目标功率等级。这多个功率半导体芯片具有相同的栅焊盘区，并且每个功率半导体芯片对应不同的栅汇流条。由于单个电阻阻值的误差一般较大，对于不同芯片间的相同的栅焊盘区信号，在栅汇流条上的信号差异很大，容易导致芯片间的开关速度不均匀及不均流的技术问题。

发明内容

有鉴于此，本发明提供了一种功率半导体芯片栅极区，以解决上述技术问题。

为了解决上述技术问题，本发明提供了如下技术方案：

一种功率半导体芯片栅极区，包括位于芯片元胞区内的主栅极区、包围所述主栅极区的第一栅极条，位于所述主栅极区和所述第一栅极条之间的栅电阻区，其中，所述栅电阻区内设置有至少两个子电阻，每个所述子电阻的一端与所述主栅极区连接，所述子电阻的另一端与所述第一栅极条连接。

进一步地，还包括至少一条位于所述第一栅极条外围的第二栅极条，所述第二栅极条包括第一端和第二端，所述第一端与所述第一栅极条连接，所述第二端在所述芯片元胞区内自由延伸。

进一步地，所述第二栅极条为2条以上，所述第二栅极条在所述栅电阻区内关于所述栅极区的中心呈中心对称分布，或者，每相邻两个所述第二栅极条之间的夹角相等。

进一步地，所述栅极区还包括位于所述芯片元胞区最外围且包围所述芯片元胞区的边缘栅极条，至少一条所述第二栅极条的第二端与所述边缘栅极条相接。

进一步地，所述主栅极区的形状为圆形、长方形或正多边形。

进一步地，所述主栅极区的面积为0.5mm²～2mm²。

进一步地，所述第一栅极条的形状与所述主栅极区的形状相似。

进一步地，所述第一栅极条的宽度范围在10～150μm之间。

进一步地，所述栅电阻区的区域宽度范围在200～1000μm之间。

本发明的有益效果：

本发明的功率半导体芯片栅极区包括主栅极区、第一栅极条和栅电阻区，其中，栅电阻区位于主栅极区和第一栅极条之间，并且第一栅极条包围主栅极区，这样在栅电阻区内可以设置多个子电阻，这些子电阻的一端连接主栅极区，另一端连接第一栅极条。从而使得主栅极区和第一栅极条之间通过多个并联的子电阻实现连接。当其中一个子电阻损坏时，主栅极区和第一栅极条之间仍被其它子电阻连通，所以避免了在主栅极区与栅极条之间串联电阻的情形下因栅电阻损坏，而使栅极条不能获得来自主栅极区的信号，从而导致整个芯片不能正常工作或者损坏的风险。

同时，对于一个芯片内的多个栅极条而言，它与主栅极区之间的连接电阻阻值都是相同的，与单个子电阻之间的误差无关，因此，对芯片内部不同的栅极条，所接收到的来自主栅极区的信号是相同的，从而提高了芯片内部元胞的开关速度均匀性。

此外，当多个功率半导体芯片并联在一起时，由于栅电极的多个栅极子电阻并联，大大降低了每个单个芯片上的栅极条到主栅极区的连接电阻阻值对单个子电阻之间的误差敏感性，因此，对于不同芯片间的相同的主栅极区信号，通过多个并联子电阻的连接电阻阻值后，在栅极条上得到的信号也是基本相同的。因而，采用多个电阻并联的结构可以极大地降低由于单个电阻的误差所带来的栅电阻的总电阻阻值巨大变化，保证了芯片间的开关速度的均匀性及芯片间的均流特性。

附图说明

为了清楚地理解现有技术或本发明实施例的技术方案，下面将对现有技术或本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图3是本发明实施例的栅极区的结构示意图。

附图标记：

10：芯片元胞区，01：主栅极区，02：第一栅极条，03：栅电阻区，04：栅极子电阻，05：第二栅极条，06：边缘栅极条。

具体实施方式