[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件及其制造方法，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高载流子迁移率的三维多栅FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI）；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄（例如仅1～5nm）假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD）以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；在晶片上沉积层间介质层（ILD）；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物；填充金属/金属氮化物形成接触塞。

然而，由于FinFET器件自身尺寸较小（例如22nm以下），源漏接触孔也即Fin侧壁底部的金属硅化物填充困难，例如保形性差、容易出现孔隙等，使得降低源漏接触电阻的设想难以实现。此外，由于距离衬底较近，例如金属硅化物与鳍片衬底之间仅间隔了极薄的栅极绝缘层，通常在几nm量级，容易导致源漏结与衬底的穿透漏电，使得器件失效。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。

其中，形成栅极侧墙的步骤进一步包括：在器件上形成栅极侧墙材料层；控制刻蚀参数，减小侧面的过刻蚀，使得栅极侧墙材料层在假栅极堆叠结构沿第一方向的两侧留下栅极侧墙的第一部分并且同时在鳍片沿第二方向的两侧留下栅极侧墙的第二部分。

其中，形成栅极侧墙的步骤之后进一步包括：在栅极侧墙沿第一方向的两侧外延生长提升源漏区。

其中，形成提升源漏区之后进一步包括在提升源漏区与栅极侧墙的第二部分上形成金属硅化物。