[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，具体地，涉及能够增大三栅极晶体管（tri-gate transistor）的相邻鳍片（Fin）的SiGe层之间的空间的半导体装置及其制造方法。

背景技术

随着半导体技术的持续发展，半导体装置的关键尺寸不断降低。在此趋势下，提出了如图1所示的三栅极晶体管，也被称为3D晶体管。传统的2D晶体管中的平面栅极被超薄的从硅基体垂直竖起的3D硅鳍片所代替。

在3D晶体管中，硅鳍片都是垂直的，这样，晶体管可以更加紧密地靠在一起，从而大大提高晶体管密度。此外，在3D晶体管中，电流控制是通过在鳍片的三面（即，两个侧面和顶部）的每一面中安装一个栅极而实现的，而不是像2D晶体管那样，只在顶部有一个栅极。3D晶体管的这种设计可以在晶体管导通状态时通过尽可能多的电流，同时在晶体管关断状态时将电流降至几乎为零，并且能够在这两种状态之间进行极速切换，从而获得更高的性能和效率。

无论在2D晶体管还是在3D晶体管中，为了提高MOS晶体管的迁移率，在MOS晶体管的制造过程中已经广泛地使用嵌入SiGe的工艺。

但是，随着CD的小型化，在3D晶体管的制造过程中，如图2所示，MOS晶体管的鳍片的SiGe层很容易与其相邻的鳍片的SiGe层桥接，从而劣化3D晶体管的性能。

因此，存在对减轻或解决上述问题的需求。针对此，发明人提出了新的富有创造性的半导体装置及其制造方法，以增大相邻鳍片的SiGe层之间的空间，这尤其在CD的制造工艺中是非常有利的。

发明内容

鉴于上述问题而作出了本发明。本发明的目的在于提供一种能够增大三栅极晶体管的相邻鳍片的SiGe层之间的空间的半导体装置及其制造方法。

根据本发明的一个方面，提供一种制造半导体装置的方法，该方法包括以下步骤：提供具有多个三栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每一个鳍片的外表面具有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有与任何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面；在整个所述第一上表面和所述第二上表面的上部上进行注入；以及使用被注入的表面作为掩模，对所述鳍片的SiGe层的露出的未被注入的部分进行蚀刻。

优选地，所述方法还可以包括：在对所述鳍片的SiGe层的露出的未被注入的部分进行蚀刻之后，去除被注入的SiGe区域。

优选地，所述三栅极晶体管可以是PMOS晶体管和NMOS晶体管之一。

优选地，所述掩模可以是自对准硬掩模。

优选地，所述注入可以是倾斜离子注入。所述注入可以是基于N、O、Ar、Ge和C中的至少一种。所述注入的角度可以在30至60度之间。

优选地，所述蚀刻可以是采用四甲基氢氧化铵的湿法蚀刻。

优选地，所述蚀刻可以是采用Cl2、HF、HCl和HBr中的至少一种的干法蚀刻。

优选地，所述蚀刻可以是采用偏压功率的各向异性蚀刻。所述偏压功率可以等于或高于100瓦特。

优选地，所述蚀刻可以是采用偏压功率的基于CF₄、C₂F₆和SF₆之一的各向同性蚀刻。所述偏压功率可以等于或小于100瓦特。

优选地，所述蚀刻是干法蚀刻和湿法蚀刻的组合。

根据本发明的另一个方面，提供一种半导体装置，该半导体装置包括具有多个三栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每一个鳍片的外表面具有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有与任何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面，并且，与所述第一上表面相比，所述第二上表面是凹的。

根据本发明的半导体装置及其制造方法，可以增大三栅极晶体管的相邻鳍片的SiGe层之间的空间，从而改善三栅极晶体管的性能。

尽管本发明在先进的半导体制造技术中尤其有用，但是本发明并不限于此。实际上，本发明具有广泛的应用范围。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得更为清楚。

附图说明

本申请包含附图。附图与说明书一起用于说明本发明的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本发明。

图1是示出典型的三栅极晶体管的示意图。

图2是示出了根据本发明实施例的半导体装置的制造方法中提供衬底的步骤的示意图。