[发明专利]晶体管重叠电容的测试结构及其测试方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种晶体管重叠电容的测试结构及其测试方法。

背景技术

在现有的半导体技术领域，晶体管是构成集成电路的基本元件之一，并得到广泛应用，晶体管的性能优劣直接影响到整个集成电路的性能。因此，在现有技术中，更多是通过提高晶体管的性能，提高包括该晶体管的集成电路的工作效果。

参照图1，图1是现有技术的包括晶体管的半导体器件的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100上的栅介质层101和位于栅介质层101上的栅极102；位于栅极102周围的半导体衬底100上的侧墙103；位于栅极101两侧的半导体衬底100中的源区104和漏区105；与源区104连接的第一插塞106；与漏区105连接的第二插塞107。其中，所述源区104、漏区105均包括重掺杂区108和轻掺杂区109，轻掺杂区109延伸至栅介质层101下。轻掺杂区109延伸至栅介质层101下，在栅极102与轻掺杂区109之间存在重叠电容C_gd0。当所述重叠电容越大，会导致所述晶体管的频率降低，导致由晶体管所形成的半导体器件的工作效率下降，因此需要在获取所述重叠电容的基础上，在半导体器件中加入与所述重叠电容相应的去耦电容，从而消除所述重叠电容的影响。因此需要对重叠电容进行测量，从而寻求降低重叠电容的大小。

继续参照图1，首先，为本领域技术人员所公知：源区104与漏区105之间、第一插塞106与第二插塞107之间的成分、材料、结构、尺寸等参数均相同。参照图1，在栅极102与第一插塞106之间的电容定义为连接电容，该连接电容等于栅极102与第二插塞107之间存在的连接电容，定义为C_cg。在第一插塞106与侧墙103之间暴露的重掺杂区108，与栅极102之间的电容为边缘电容，等于在第二插塞107与侧墙103之间暴露的重掺杂区108，与栅极102之间的边缘电容，定义为C_gdf。则栅极102与源极104之间的第一电容C_gs=C_cg+C_gdf+C_gd0，栅极102与漏区105之间的第二电容C_gd=C_cg+C_gdf+C_gd0，C_gs=C_gd。在实际测量中，在栅极102上、第一插塞106上、第二插塞107上分别设置测试端，通过测量栅极102的测试端与第一插塞106测试端之间的电容获取第一电容C_gs，或者测量栅极102上的测试端与第二插塞107上的测试端之间的电容获取第二电容C_gd。

在现有技术中，参照图2A和图2B，揭示了现有技术测量晶体管重叠电容的方法。参照图2A，图2A为半导体器件的俯视结构示意图，在衬底100上并列排布多个图1所示的晶体管，每个晶体管两侧的源区和漏区（未示出）上形成有一个插塞111。测得一个晶体管的栅极102与相邻的一个插塞107之间的电容值，用C_a来表示，C_a=C_gd0+（C_cg+C_gdf）*1。参照图2B，图2B为半导体器件的俯视结构示意图，在衬底100上并列排布多个图1所示的晶体管，每个晶体管的源区形成有两个以上插塞106、漏区上形成有两个以上插塞107。测得一个晶体管的栅极102与相邻漏区上的多个插塞107之间的电容值，用C_b来表示，C_b=C_gd0+（C_cg+C_gdf）*n，n为插塞107的个数。计算得到C_gd0=C_b-（C_b-C_a）*n/（n-1）。

现在技术的晶体管的重叠电容测试方法复杂，且很难准确获取重叠电容的数值，导致难以精确消除所述重叠电容对于半导体器件的影响。

更多关于晶体管重叠电容的测试方法的相关技术，请参考2001年1月2日公开的公开号为US6169302B1的美国专利文献。

发明内容

本发明解决的问题是现在技术的晶体管的重叠电容测试方法复杂，且很难准确获取重叠电容的数值，导致难以精确消除所述重叠电容对于半导体器件的影响。

为解决上述问题，本发明提供一种新的晶体管重叠电容的测试方法，包括：