[发明专利]功率MOSFET及其形成方法

说明书

相关交叉申请

本申请是于2012年6月1日提交的名称为“Trench Power MOSFET(沟槽式功率MOSFET)”的美国第“13/486,681”号专利申请的部分延续申请，该申请全部内容结合于此作为参考。

技术领域

本发明涉及功率MOSFET及其形成方法。

背景技术

在传统的分离栅极沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)中，多晶硅栅极被分成上部和下部，都形成在沟槽中。上部和下部通过介电层相互隔离开。上部充当用于控制功率MOSFET的沟道的主栅极，下部充当用于降低表面电场的场板。因此，主栅极的深度取决于沟槽的深度和填充在凹槽中的介电层的厚度。沟槽的深度和介电层的厚度都会出现工艺偏差并且难于控制。

功率MOSFET包括p体区，其中形成功率MOSFET的沟道以连接p体区上方的源极区和p体区下方的漏极区。为确保能够通过主栅极控制整个沟道，位于p体区下方的n型外延层需要有至少一部分与主栅极处于同一层。由于难以控制主栅极的深度，因此需要大的工艺窗口来确保外延区的至少一部分与主栅极处于同一层。然而，大的工艺窗口意味着栅漏重叠也很大，反过来栅漏电容也很大，而且栅漏电容的变化也很大。这导致功率MOSFET的性能退化以及功率MOSFET的性能发生较大的变化。

发明内容

为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种器件，包括：半导体区，具有第一导电类型；沟槽，延伸至所述半导体区中；场板，位于所述沟槽中，其中所述场板是导电的；第一介电层，将所述场板的底部和侧壁与所述半导体区隔离开；主栅极，位于所述沟槽中并且与所述场板重叠；第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此隔离开；掺杂漏极(DD)区，具有第一导电类型并且位于所述第二介电层下方，其中所述主栅极的边缘部分与所述DD区重叠；体区，包括与所述主栅极的一部分处于同一层的第一部分和与所述DD区处于同一层并且接触所述DD区的第二部分，其中所述体区具有与所述第一导电类型相反的第二导电类型；以及含金属氧化物半导体(MOS)器件，位于所述半导体区的表面，其中所述含MOS器件选自基本上由高电压(HV)N型MOS(HVNMOS)器件、HVP型MOS(HVPMOS)器件、低电压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件和它们的组合所组成的组。

在所述的器件中，所述场板和所述主栅极包含在沟槽式功率MOS场效应晶体管(MOSFET)中，并且所述沟槽式功率MOSFET进一步包括：源极区，包含位于所述场板和所述主栅极上方的第一部分；以及隐埋半导体层，具有第一导电类型并且位于所述半导体区下方，其中所述隐埋半导体层充当所述沟槽式功率MOSFET的漏极；以及深金属通孔，穿透所述半导体区以接触所述隐埋半导体层。

在所述的器件中，所述场板和所述主栅极包含在沟槽式金属氧化物半导体场效应晶体管(MOSFET)中，并且所述沟槽式功率MOSFET进一步包括：源极区，包含位于所述场板和所述主栅极上方的第一部分；以及漏极区，位于所述半导体区的下方。

在所述的器件中，所述含MOS器件包括所述HVNMOS器件，所述HVNMOS器件包括：p型低电压阱(LVW)区；栅电极，位于所述LVW区上方，其中所述LVW区从所述HVNMOS器件的源极侧延伸至所述栅电极的下方；以及n型源极区和n型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述n型源极区位于所述LVW区中。

在所述的器件中，所述含MOS器件包括所述HVPMOS器件，所述HVPMOS器件包括：轻掺杂漏极区，位于所述半导体区中，其中所述轻掺杂漏极区是p型；栅电极，位于所述轻掺杂漏极区的一部分的上方；以及p型源极区和p型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述漏极区通过所述轻掺杂漏极区的一部分与所述栅电极间隔开。

在所述的器件中，所述含MOS器件包括所述LVNMOS器件。

在所述的器件中，所述含MOS器件包括所述LVPMOS器件。

在所述的器件中，所述DD区接触所述第一介电层的侧壁部分，并且所述DD区的底面高于所述场板的底面。

在所述的器件中，所述第二介电层包括：与所述DD区的顶面接触的底面；以及与所述主栅极的底面接触的顶面。