[发明专利]IGBT及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地说，涉及一种IGBT及其制作方法。背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）是由双极型三极管（BJT）和绝缘栅型场效应管（MOSFET）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管（即巨型晶体管，简称GTR）的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。

以N型沟道的IGBT为例，如图1，现有技术中IGBT包括：

N^-（Ｎ型轻掺杂）漂移区100；

位于N^-漂移区100正表面上的栅氧化层103，位于栅氧化层103背离N^-漂移区100一侧表面上的栅极G，及包围栅氧化层103和栅极G的绝缘层104；

位于N^-漂移区100正表面内的P^-（P型轻掺杂）阱区101，及位于P^-阱区101表面内的N⁺（Ｎ型重掺杂）发射区102，覆盖在P^-阱区101、N⁺发射区102和绝缘层104表面上的发射极E，上述绝缘层104用于隔绝栅极G和发射极E；

位于N^-漂移区100背表面上的P⁺（P型重掺杂）集电区105，及位于P⁺集电区105背离N^-漂移区100一侧表面上的集电极C。

当上述N型沟道的IGBT导通的过程中，P⁺集电区105向N^-漂移区100内注入的空穴越多，导通压降越低，从而导通损耗越小；器件在关断的过程中，N^-漂移区100内的载流子需要被复合掉，则其内部的载流子越少，器件的关断速率越快，从而关断损耗越小。由此可见，IGBT需要较低的导通损耗和关断损耗。

但是，在实际应用过程中发现，现有技术中的IGBT的难以实现在导通损耗不增大的条件下，降低关断损耗。

发明内容

有鉴于此，本发明提供一种半导体器件，以实现在不增大导通损耗的条件下，降低关断损耗的目的。

为实现上述目的，本发明提供如下技术方案：

本发明提供了一种IGBT，包括：

半导体衬底，所述半导体衬底包括漂移区；

位于所述漂移区背面且与所述漂移区背面直接电性接触的复合层，所述复合层仅覆盖所述漂移区背表面的部分区域。

优选的，所述复合层的材料为非晶硅。

优选的，所述复合层的厚度为0.5~10μm，包括端点。

优选的，所述复合层所覆盖的漂移区背表面的面积占漂移区背表面总面积的比例为1:2~1:15。

优选的，所述复合层包括多个复合部，各复合部之间具有间隙。

优选的，所述漂移区的背面具有多个凹槽，所述复合层填满所述凹槽，且所述复合层底部与所述漂移区底部齐平。

优选的，还包括，位于所述漂移区背面的集电区，所述集电区与所述复合层底部和所述漂移区底部直接电性接触。

优选的，还包括，位于所述漂移区背面的缓冲层，所述缓冲层与所述复合层底部和所述漂移区底部直接电性接触；位于所述缓冲层底部且与所述缓冲层直接电性接触的集电区。

优选的，所述复合层位于所述漂移区的背表面上。

优选的，还包括，位于所述多个复合部之间的集电区，所述集电区底部与所述复合层底部齐平，且所述集电区与各个复合部的侧壁及所述漂移区的底部直接电性接触。

优选的，还包括，位于所述多个复合部之间的缓冲层，所述缓冲层的底部与所述复合层的底部齐平，且所述缓冲层与各个复合部的侧壁及所述漂移区的底部直接电性接触；位于所述缓冲层底部和复合层底部且与所述缓冲层底部和复合层底部直接电性接触的集电区。

优选的，还包括，位于所述多个复合部之间的缓冲层，所述缓冲层的底部低于所述复合层的底部，且所述缓冲层与各个复合部的侧壁及所述漂移区底部直接电性接触；位于所述多个复合部之间且位于所述缓冲层底部的集电区，所述集电区的底部与所述复合层的底部齐平。