[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而，MOS晶体管的缩小导致了两个众所周知的寄生效应的出现，即，随着栅极长度的减小而出现的短沟道效应和漏致势垒降低效应，易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。从物理上，上述效应可以解释为：当晶体管关断时(栅极电压为零)，非常小的器件中的源/漏区的静电影响或在沟道区上向漏极施加的电压降低了沟道中电子或空穴的能量势垒，并且导致较高的关断电流。

为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。

应变硅技术可以有效地控制短沟道效应，已有使用应变硅作为衬底的MOS晶体管，其利用硅锗的晶格常数与单晶硅不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数比硅大，这使得沟道区中产生机械应力，而造成载流子移动性改变。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。

但是，传统的硅锗应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变，无法有效提升半导体器件的工作性能。

发明内容

为了解决上述问题，本发明提供了一种半导体结构及其制造方法，利于向沟道提供良好的应力效果，以及利于增强源/漏区的陡直性以此抑制短沟道效应。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供衬底，在该衬底之上形成栅堆叠以及围绕该栅堆叠的第一侧墙；

b)去除位于所述栅堆叠两侧的部分所述衬底，形成器件堆叠；

c)在所述器件堆叠的侧壁上形成第二侧墙；

d)以带有第二侧墙的器件堆叠为掩模刻蚀位于所述器件堆叠两侧的衬底，形成位于器件堆叠两侧的凹槽以及在所述器件堆叠下方的支撑结构，其中通过控制刻蚀使得所述凹槽的侧壁截面为∑形，该∑形的顶点凸出至器件堆叠正下方；

e)形成填充所述凹槽的第一半导体层；

f)去除位于所述器件堆叠两侧的部分所述第一半导体层，保留一定厚度的第一半导体层；

g)在所述器件堆叠的宽度方向上的部分区域中，去除位于所述器件堆叠两侧的所述第一半导体层，以暴露所述衬底；

h)在所述器件堆叠的宽度方向上的所述部分区域中，在第二侧墙以及器件堆叠的两侧边缘下方形成连接衬底的隔离结构；

i)去除剩余的所述第一半导体层，在所述支撑结构和所述隔离结构之间形成空腔；

j)去除第二侧墙，并在所述器件堆叠的两侧形成源/漏区。

根据本发明的另一个方面，还提供了一种半导体结构，包括衬底、支撑结构、基底区、栅堆叠、侧墙以及源/漏区，其中：

所述栅堆叠位于所述基底区之上，所述基底区由支撑结构支撑于所述衬底之上；

所述支撑结构的侧壁截面为∑形；

在所述基底区两侧边缘下方存在隔离结构，其中，部分所述隔离结构与所述衬底相连接；

在所述隔离结构和所述支撑结构之间存在空腔；以及

至少在所述基底区和隔离结构的两侧存在源/漏区。

与现有技术相比，采用本发明提供的技术方案具有如下优点：由于沟道下方存在空腔，所以位于沟道两侧的应力材料层的应力可以更为集中地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用；此外，沟道下方空腔的存在还有利于增强源/漏区的陡直性，从而抑制短沟道效应，提高半导体器件的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的半导体结构制造方法的流程图；

图2为衬底的剖面示意图；

图3为形成栅堆叠后的剖面示意图；

图4为形成器件堆叠后的剖面示意图；